[發明專利]與同步DDR協議可兼容的異步通信協議有效

申請號：	201710122824.X	申請日：	2017-03-03
公開（公告）號：	CN107153625B	公開（公告）日：	2021-09-07
發明（設計）人：	牛迪民;張牧天;鄭宏忠;林璇渶;金寅東;崔璋石;克雷格·漢森	申請（專利權）人：	三星電子株式會社
主分類號：	G06F13/16	分類號：	G06F13/16;G06F13/42
代理公司：	北京銘碩知識產權代理有限公司 11286	代理人：	曾世驍;李云霞
地址：	韓國京畿***	國省代碼：	暫無信息
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摘要：
搜索關鍵詞：	同步 ddr 協議兼容異步通信協議
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【說明書】：

提供了一種與同步DDR協議可兼容的異步通信協議。存儲器模塊包括：非易失性存儲器；以及與存儲器控制器接合的異步存儲器接口。所述異步存儲器接口可使用雙數據速率(DDR)存儲器通道的被改變用途的引腳來將異步數據發送到所述存儲器控制器。所述異步數據可以是指示所述非易失性存儲器的狀態的裝置反饋。

本申請要求于2016年3月3日提交的第62/303,349號美國臨時專利申請以及2016年6月8日提交的第62/347,569號美國臨時專利申請的優先權和權益，所述申請的公開通過引用其全部內容合并于此。

技術領域

本公開總體上涉及存儲器系統，更具體地，涉及一種與標準同步雙數據速率(DDR)協議可兼容的異步通信協議。

背景技術

動態隨機存取存儲器(DRAM)模塊(諸如雙數據速率(DDR)同步動態隨機存取存儲器(SDRAM))使用同步通信協議(即，DDR協議)。存儲器控制器負責同步時序、控制和從/到DRAM的數據移動。在這方面，DRAM是一種從設備并且DRAM僅向存儲器控制器提供有限的反饋。

未來的存儲器接口可以是事務性的接口(transactional interface)。事務性的接口能夠支持并置于存儲器通道上的非易失性存儲器和易失性存儲器兩者作為主存儲器。然而，事務性的接口涉及可變時序，并且從存儲器通道裝置期望更多反饋。因此，需要一種支持存儲器模塊的基于事務的異步通信協議，其中，所述存儲器模塊包括可向存儲器控制器提供裝置反饋的非易失性存儲器或非易失性存儲器和易失性存儲器兩者。

發明內容

根據一個實施例，一種存儲器包括：非易失性存儲器；以及與存儲器控制器進行接合的異步存儲器接口。所述異步存儲器接口可使用雙數據速率(DDR)存儲器通道的被改變用途的引腳來將異步數據發送到所述存儲器控制器。

根據另一實施例，一種系統包括：存儲器控制器；包括非易失性存儲器的存儲器模塊；以及所述存儲器控制器和所述存儲器模塊之間的異步存儲器接口。所述異步存儲器接口可使用DDR存儲器通道的被改變用途的引腳來將所述存儲器模塊的裝置反饋發送到所述存儲器控制器。

根據另一實施例，一種方法包括：在存儲器控制器和存儲器模塊之間提供異步存儲器接口，其中，所述存儲器模塊包括非易失性存儲器；使用雙數據速率(DDR)存儲器通道的被改變用途的引腳來將所述存儲器模塊的裝置反饋發送到所述存儲器控制器。

包括事件的實施和組合的各種新穎細節的上述和其他優選特征現在將參照附圖被更具體地描述并且在權利要求中被指出。應該清楚的是，此處描述的具體系統和方法僅通過圖解的方式被示出而不是作為限制被示出。如本領域的技術人員將理解的，此處描述的原理和特征可在不脫離本公開的范圍的情況下在各種大量的實施例中被采用。

附圖說明

作為本說明書的一部分而被包括的附圖示出當前優選實施例，并且連同上文給出的總體描述和下文給出的優選實施例的詳細描述而用于解釋和教導此處描述的原理。

圖1示出根據一個實施例的示例異步通信協議；

圖2A示出使用標準DDR協議的讀取周期的時序圖；

圖2B示出根據一個實施例的使用擴展RAS-CAS協議的示例讀取周期的時序圖；

圖3A示出根據一個實施例的示例讀取周期的時序圖；

圖3B示出根據一個實施例的示例寫入周期的時序圖；