[發明專利]半導體存儲裝置

有效

• 申請號: 201710102334.3
• 申請日: 2017-02-24
• 公開（公告）號: CN107424648B
• 公開（公告）日: 2021-01-01
• 發明（設計）人: 加藤光司
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: G11C16/08
• 分類號: G11C16/08
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勛

本發明的實施方式提供一種能夠防止非選擇區塊與選擇區塊被并行地選擇的半導體存儲裝置。一實施方式的半導體存儲裝置具備：區塊解碼器，對第1配線輸出第1信號，對第2配線輸出第2信號；開關，一端被供給第1電壓，另一端連接在所述第1配線，且柵極連接在所述第2配線；第1晶體管及第2晶體管，在所述第1配線中的所述區塊解碼器與所述開關的另一端之間的連接位置，將柵極連接在所述第1配線；第3晶體管及第4晶體管，將具有相互反轉的邏輯電平的信號輸入至各自的柵極；以及驅動器，經由所述第3晶體管與所述第1晶體管的一端連接，經由所述第4晶體管與所述第2晶體管的一端連接。

[相關申請]

本申請享有以日本專利申請2016-103372號(申請日：2016年5月24日)為基礎申請的優先權。本申請是通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

實施方式涉及一種半導體存儲裝置。

背景技術

作為半導體存儲裝置，已知有NAND(Not And，與非)型閃存。

發明內容

本發明的實施方式提供一種能夠防止非選擇區塊與選擇區塊被并行地選擇的半導體存儲裝置。

實施方式的半導體存儲裝置具備區塊解碼器、開關、第1晶體管、第2晶體管、第3晶體管、第4晶體管及驅動器。所述區塊解碼器對第1配線輸出第1信號，對第2配線輸出第2信號。所述開關的一端被供給第1電壓，另一端連接在所述第1配線，且柵極連接在所述第2配線。所述第1晶體管及所述第2晶體管在所述第1配線中的所述區塊解碼器與所述開關的另一端之間的連接位置，將柵極連接在所述第1配線。所述第3晶體管及所述第4晶體管將具有相互反轉的邏輯電平的信號輸入至各自的柵極。所述驅動器經由所述第3晶體管與所述第1晶體管的一端連接，經由所述第4晶體管與所述第2晶體管的一端連接。

附圖說明

圖1是用來說明第1實施方式的半導體存儲裝置的構成的框圖。

圖2是用來說明第1實施方式的半導體存儲裝置的存儲器單元陣列的構成的電路圖。

圖3是用來說明第1實施方式的半導體存儲裝置的存儲器單元陣列的構成的剖視圖。

圖4是用來說明第1實施方式的半導體存儲裝置的存儲器單元陣列及行解碼器的布局的俯視圖。

圖5是用來說明第1實施方式的半導體存儲裝置的區塊解碼器的構成的電路圖。

圖6是用來說明第1實施方式的半導體存儲裝置的傳輸開關群及接地晶體管的構成的電路圖。

圖7是用來說明第1實施方式的半導體存儲裝置的側開關群的構成的電路圖。

圖8是用來說明相關技術的示意圖。

圖9是用來說明第1實施方式的半導體存儲裝置的效果的示意圖。

圖10是用來說明第1實施方式的半導體存儲裝置的效果的示意圖。

圖11是用來說明第2實施方式的半導體存儲裝置的存儲器單元陣列及行解碼器的布局的俯視圖。

圖12是用來說明第2實施方式的半導體存儲裝置的傳輸開關群及接地開關的電路圖。

圖13是用來說明第2實施方式的半導體存儲裝置所實現的效果的示意圖。

圖14是用來說明第1變化例的半導體存儲裝置的構成的框圖。

圖15是用來說明第1變化例的半導體存儲裝置的存儲器單元陣列的構成的電路圖。

圖16是用來說明第1變化例的半導體存儲裝置的存儲器單元陣列的構成的剖視圖。

具體實施方式