[發明專利]數據串行化電路

有效

• 申請號: 201710100392.2
• 申請日: 2017-02-23
• 公開（公告）號: CN107241101B
• 公開（公告）日: 2020-12-04
• 發明（設計）人: 林士鈞;羅仁鴻;陳慕蓉;林永正
• 申請（專利權）人: 聯詠科技股份有限公司
• 主分類號: H03M9/00
• 分類號: H03M9/00
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

1.一種數據串行化電路，特征在于，包括：

延遲電路，其包括多個延遲級，接收輸入時鐘信號且產生多個延遲時鐘信號，所述延遲級包括第一延遲級和所述第一延遲級之前的第二延遲級，且所述延遲時鐘信號包括由所述第一延遲級產生的第一延遲時鐘信號和由所述第二延遲級產生的第二延遲時鐘信號；

數據串行器，其耦合到所述延遲電路，接收并行數據和所述延遲時鐘信號的最終級延遲時鐘信號，且根據所述最終級延遲時鐘信號將所述并行數據轉換為串行數據；以及

第一數據采樣器和第二數據采樣器，其串聯耦合，且耦合到所述延遲電路和所述數據串行器，

其中，所述第一數據采樣器根據所述第一延遲時鐘信號對所述串行數據采樣以產生第一輸出串行數據，且所述第二數據采樣器根據所述第二延遲時鐘信號對所述第一輸出串行數據采樣以產生第二輸出串行數據。

2.根據權利要求1所述的數據串行化電路，特征在于，所述第一延遲級為所述延遲電路的最終延遲級，且所述第一延遲時鐘信號為所述最終級延遲時鐘信號。

3.根據權利要求1所述的數據串行化電路，特征在于，所述第一延遲級和所述第二延遲級為所述延遲電路的最終延遲級之前的中間延遲級。

4.根據權利要求1所述的數據串行化電路，特征在于，所述第一數據采樣器與所述第二數據采樣器之間的時序參數的關系為：

T–(td_ck+td_ck2q)–T_jitterT_set，

其中，T為所述第一延遲時鐘信號的周期，td_ck為所述第一延遲時鐘信號與所述第二延遲時鐘信號之間的延遲，td_ck2q為所述第一數據采樣器的門延遲，T_jitter為累計抖動的時序范圍，且T_set為所述第二數據采樣器的設置時間。

5.根據權利要求1所述的數據串行化電路，特征在于，進一步包括第三數據采樣器，所述第三數據采樣器耦合到所述第二數據采樣器，且根據第三延遲時鐘信號對所述第二輸出串行數據采樣以產生第三輸出串行數據，其中所述第三延遲時鐘信號由所述延遲電路的在所述第二延遲級之前的第三延遲級產生。

6.根據權利要求1所述的數據串行化電路，特征在于，由所述第一數據采樣器產生的所述第一輸出串行數據中的抖動大于由所述第二數據采樣器產生的所述第二輸出串行數據中的抖動。

7.根據權利要求1所述的數據串行化電路，特征在于，所述數據采樣器中的每一個為D型觸發器。

8.一種數據串行化電路，特征在于，包括：

延遲電路，其包括多個延遲級，接收輸入時鐘信號且產生多個延遲時鐘信號，所述延遲級包括第一延遲級和所述第一延遲級之前的第二延遲級，且所述延遲時鐘信號包括由所述第一延遲級產生的第一延遲時鐘信號和由所述第二延遲級產生的第二延遲時鐘信號；

數據串行器，耦合到所述延遲電路，接收并行數據和所述多個延遲時鐘信號中的所述第一延遲時鐘信號，且根據所述第一延遲時鐘信號將所述并行數據轉換為串行數據；

多個數據采樣器，耦合到所述延遲電路，其中，所述數據采樣器分別根據多個采樣時鐘信號對輸入串行數據采樣以產生多個經采樣串行數據；以及

輸出決策電路，耦合到所述數據采樣器，接收所述多個經采樣串行數據，且根據所述多個經采樣串行數據選擇所述多個經采樣串行數據中的一個作為輸出串行數據。

9.根據權利要求8所述的數據串行化電路，特征在于，所述數據采樣器耦合到所述數據串行器，且所述輸入串行數據為由所述數據串行器產生的所述串行數據。

10.根據權利要求8所述的數據串行化電路，特征在于，進一步包括初始級數據采樣器，所述初始級數據采樣器耦合到所述數據串行器且根據所述第一延遲時鐘信號對所述串行數據采樣以產生所述輸入串行數據。