[發明專利]一種基于查找表的FPGA芯片邏輯單元時延建模方法和系統

有效

• 申請號: 201710099785.6
• 申請日: 2017-02-23
• 公開（公告）號: CN108470078B
• 公開（公告）日: 2021-12-03
• 發明（設計）人: 李佐渭;俞軍;王似飛;葉翼;李小南
• 申請（專利權）人: 上海復旦微電子集團股份有限公司
• 主分類號: G06F30/327
• 分類號: G06F30/327
• 代理公司: 上海信好專利代理事務所(普通合伙) 31249
• 代理人: 周乃鑫

本發明公開一種基于查找表的FPGA芯片邏輯單元時延建模方法，該方法包含：建立復雜邏輯單元的配置模型；建立復雜邏輯單元的時序路徑模型；建立復雜邏輯單元的時序模型。本發明直接建立復雜邏輯單元的時序模型，不用將復雜邏輯單元拆分成簡單邏輯單元，然后再STA過程中將簡單邏輯的時序累加得到復雜邏輯的時序的過程，節省了拆分和計算過程，提高STA的運行效率。

技術領域

本發明涉及電路設計技術，具體涉及一種基于查找表的FPGA芯片邏輯單元時延建模方法和系統。

背景技術

靜態時序分析(STA)是FPGA設計流程中一個非常重要的模塊。在電路設計實現過程中，它貫穿于邏輯綜合、映射裝箱、布局、布線4個功能模塊，給它們提供時序信息反饋，指導這些功能模塊完成關鍵路徑的時延優化，獲得滿足用戶時序約束的電路設計方案。在靜態時序分析中，路徑的時延由兩部分組成：邏輯單元時延和線網時延。其中，邏輯單元時延建模的好壞直接影響著靜態時序分析的效率和準確性。

FPGA芯片上的邏輯單元根據實現的功能，具有各種不同簡單或者復雜的結構。簡單的結構包括時鐘網絡或者輸入輸出端口上的單輸入或者多輸入的緩沖器等，它們具有單一的時序路徑和時延值；復雜的結構包括SLICEL，SLICEM，BRAM，DSP等。單個邏輯單元可以通過配置產生不同的時序路徑和時延值，比如一個SLICEL可以配置成一個簡單的與門，也可以配置一條進位鏈，在這兩個不同的配置下，SLICEL的時延模型不一樣。靜態時序分析的前提是需要建立統一格式的時延模型來描述并計算這些邏輯單元在不同的配置下的時延信息。

邏輯單元的時延模型旨在為FPGA芯片上不同位置不同配置的邏輯單元提供精確的時序信息。根據邏輯單元的復雜程度，時延模型分為簡單單元時延模型和復雜單元時延模型。簡單單元的時延表示為邏輯單元上從輸入到輸出的時延值。復雜單元的時延表示為其內部簡單單元的組合路徑的時延。

簡單單元時延模型：

如圖1所示，對于圖中所示的反相器，輸入端的上升(下降)電平會在輸出端產生一個下降(上升)的電平跳變。當電平信號發生跳變到目標電平50％的閾值時，我們認為信號狀態發生了改變。因此當信號從輸入A傳遞至輸出Z時，會產生如下兩個時延值：

Tr：輸出端的上升時延；

Tf：輸出端的下降時延。

上述兩個時延值的大小取決于兩個因素有：輸出端Z所驅動的負載電容，以及輸入端A的過渡時間。一般來說，輸出端的負載電容越大，輸入端的過渡時間越長，那么從輸入端到輸出端的時延值就越大。在傳統的數字電路中，由于輸入端的過渡時間與輸出端負載電容的組合很多，通常是通過非線性查找表進行插值的方法來計算得到芯片上不同單元實例的時延值。但是在FPGA電路中，輸出端的負載電容取決于輸出端所連接的MUX或者緩沖器個數，這些連接模式是固定的幾組模式。因此我們可以使用線性的時延模型來表示輸入端到輸出端的時延值，即

Delay＝D0+D1*S+D2*C

其中D0,D1,D2是固定參數，S是輸入端的過渡時間，C是輸出端的負載電容。對于FPGA芯片上某一種邏輯單元來說，S的值是固定的。因此上述Delay值只取決于C，對于上述的簡單反相器INV，時序信息表示為

Cell(INV){

Timing Arc:A to Z，delay value＝DELAY(C)

}

其中DELAY(C)是一個查找表，C的取值集合為FPGA芯片上該反相器所驅動的邏輯單元輸入端負載電容所有可能的組合值，它可以通過對底層硬件電路仿真得到。

復雜單元的時延模型：