[發明專利]存儲系統、存儲器模塊及其控制方法

有效

• 申請號: 201710092157.5
• 申請日: 2017-02-21
• 公開（公告）號: CN107103927B
• 公開（公告）日: 2020-06-23
• 發明（設計）人: 陳尚斌;謝博偉
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: G11C11/4096
• 分類號: G11C11/4096
• 代理公司: 北京市萬慧達律師事務所 11111
• 代理人: 白華勝;王蕊

本發明提供了一種存儲系統、存儲器模塊及其控制方法。存儲系統包括：存儲器控制器，用于選擇性地生成至少時鐘信號和反向時鐘信號；以及耦接到存儲器控制器的存儲器模塊，存儲器模塊從存儲器控制器接收至少時鐘信號和反向時鐘信號，存儲器模塊包括：第一終端電阻，第一終端電阻的第一節點用于接收所述時鐘信號；第二終端電阻，第二終端電阻的第一節點用于接收反向時鐘信號；以及開關模塊，耦接在第一終端電阻和第二終端電阻之間，用于將第二終端電阻的第二節點與第一終端電阻的第二節點選擇性地連接或斷開。通過本發明，允許時鐘信號經由開關模塊連接片內的反向時鐘信號，使得阻抗匹配可以更準確，信號反射可以降低從而提高信號的完整性。

技術領域

本發明涉及存儲器領域，尤其是涉及具有改進的片內端接(on-die termination，ODT)結構的存儲系統、存儲器模塊以及該存儲器模塊的控制方法。

背景技術

傳統的動態隨機存取存儲器(dynamic random access memory，DRAM)模塊通常包括片內端接(on-die termination，ODT)用于信號線路的阻抗匹配，通過使用片內端接可以減少信號失真。傳統的片內端接通常連接到諸如接地電壓的參考電壓，然而，這種設計不能優化信號質量。

發明內容

有鑒于此，本發明提供一種存儲系統、存儲器模塊及其控制方法以解決上述問題。

根據至少一個實施方式，提供了一種存儲系統，包括：存儲器控制器，用于選擇性地生成至少時鐘信號和反向時鐘信號；以及存儲器模塊，耦接到所述存儲器控制器，其中所述存儲器模塊從所述存儲器控制器接收至少所述時鐘信號和所述反向時鐘信號，所述存儲器模塊包括：第一終端電阻，所述第一終端電阻的第一節點用于接收所述時鐘信號；第二終端電阻，所述第二終端電阻的第一節點用于接收所述反向時鐘信號；以及開關模塊，耦接在所述第一終端電阻和所述第二終端電阻之間，用于將所述第二終端電阻的第二節點與所述第一終端電阻的第二節點選擇性地連接或斷開。

根據至少一個實施方式，提供了一種存儲器模塊，包括：存儲器接口電路，用于從存儲器控制器接收至少時鐘信號和反向時鐘信號，所述存儲器接口電路包括：第一終端電阻，所述第一終端電阻的第一節點用于接收所述時鐘信號；第二終端電阻，所述第二終端電阻的第一節點用于接收所述反向時鐘信號；以及開關模塊，耦接在所述第一終端電阻和所述第二終端電阻之間，用于將所述第二終端電阻的第二節點與所述第一終端電阻的第二節點選擇性地連接或斷開。

根據至少一個實施方式，提供了一種存儲器模塊的控制方法，其中存儲器模塊包括第一終端電阻和第二終端電阻，所述控制方法包括如下步驟：在所述第一終端電阻的第一節點接收所述時鐘信號；在所述第二終端電阻的第一節點接收所述反向時鐘信號；以及將所述第二終端電阻的第二節點與所述第一終端電阻的第二節點選擇性地連接或斷開。

通過本發明，允許時鐘信號經由開關模塊連接片內的反向時鐘信號，使得阻抗匹配可以更準確，信號反射可以降低從而提高信號的完整性。

在閱讀各個附圖中例示的優選實施例的如下詳細描述之后，本發明的這些和其他目的對本領域技術人員來說無疑將變得顯而易見。

附圖說明

圖1是根據本發明的實施方式例示存儲系統的圖示。

圖2是根據本發明的實施方式例示存儲系統的片內端接設計的圖示。

圖3示出了兩個終端電阻通過開關模塊彼此連接的圖示。

圖4示出了兩個終端電阻處于開放狀態的圖示。

圖5是根據本發明的實施方式的存儲系統的信號時序圖。

圖6是根據本發明的另一實施方式的存儲系統的信號時序圖。

具體實施方式