[發明專利]一種FPGA延時裝置及方法

有效

• 申請號: 201710088359.2
• 申請日: 2017-02-17
• 公開（公告）號: CN106843051B
• 公開（公告）日: 2019-05-03
• 發明（設計）人: 張帥;陳杰
• 申請（專利權）人: 上海星秒光電科技有限公司
• 主分類號: G05B19/042
• 分類號: G05B19/042
• 代理公司: 北京中博世達專利商標代理有限公司 11274
• 代理人: 申健

1.一種現場可編輯門陣列FPGA延時裝置，其特征在于，所述FPGA延時裝置包括獲取模塊、計算模塊、延時調整模塊和測量模塊，其中，

所述獲取模塊，用于獲取第二信號的時間周期、調整前第一信號所在時刻與第二信號中對應于調整前第一信號的周期的起始時刻之間的初始時間間隔；

所述計算模塊，所述計算模塊與所述獲取模塊連接，所述計算模塊還與所述延時調整模塊連接，所述計算模塊用于根據所需時間間隔、所述第二信號的時間周期及所述初始時間間隔計算所述延時時間；

所述延時調整模塊用于根據所述延時時間延后或提前第一信號；

所述測量模塊與所述延時調整模塊連接，所述測量模塊用于確定指定時間間隔，所述指定時間間隔為調整后第一信號所在時刻，與第二信號中對應于調整后第一信號的周期的起始時刻之間的時間間隔，第二信號為周期信號；

所述測量模塊包括：

第一判斷模塊，第一判斷模塊與所述延時調整模塊連接，所述第一判斷模塊用于判斷第一信號延后所述延時時間或提前所述延時時間；

第一計算模塊，所述第一計算模塊與所述第一判斷模塊連接，所述第一計算模塊用于在第一信號延后所述延時時間時，計算所述延時時間與所述初始時間間隔的加和；所述第一計算模塊還用于在第一信號提前所述延時時間時，計算第一時間間隔與所述延時時間的差值，所述第一時間間隔為調整前第一信號所在時刻與第二信號中對應于調整后第一信號的周期的起始時刻之間的時間間隔；

第二判斷模塊，所述第二判斷模塊與所述第一計算模塊連接，所述第二判斷模塊用于判斷所述加和是否大于第二信號的時間周期；所述第二判斷模塊還用于判斷所述差值是否大于第二信號的時間周期；

第二計算模塊，所述第二計算模塊與所述第二判斷模塊連接，所述第二計算模塊用于在所述加和大于第二信號的時間周期時，將所述加和減去至少一個所述時間周期，得到小于所述時間周期的第一結果；所述第二計算模塊還用于在所述差值大于第二信號的時間周期時，將所述差值減去至少一個所述時間周期，得到小于所述時間周期的第二結果；

指定模塊，所述指定模塊與所述第二判斷模塊連接，所述指定模塊還與所述第二計算模塊連接，所述指定模塊用于在所述加和大于第二信號的時間周期時，指定所述第一結果為所述指定時間間隔；所述指定模塊還用于在所述加和小于第二信號的時間周期時，指定所述加和為所述指定時間間隔；所述指定模塊還用于在所述差值大于第二信號的時間周期時，指定所述第二結果為所述指定時間間隔；所述指定模塊還用于在所述差值小于第二信號的時間周期時，指定所述差值為所述指定時間間隔。

2.根據權利要求1所述的FPGA延時裝置，其特征在于，第二信號的一個時間周期中對應存在至少兩個第一信號，所述延時調整模塊將所述至少兩個第一信號作為整體延后或提前所述延時時間。

3.根據權利要求1所述的FPGA延時裝置，其特征在于，所述FPGA延時裝置還包括：

時間標簽創建模塊與所述測量模塊連接，所述時間標簽創建模塊用于標記調整前第一信號和第二信號所在的時刻。