[發明專利]一種用于減少晶圓邊緣良率測試問題的方法

有效

• 申請號: 201710079115.8
• 申請日: 2017-02-14
• 公開（公告）號: CN106803482B
• 公開（公告）日: 2020-01-24
• 發明（設計）人: 王立斌;鄧詠楨;曹秀亮;康軍
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L21/66
• 代理公司: 31237 上海思微知識產權代理事務所(普通合伙)
• 代理人: 屈蘅

本發明提供了一種用于減少晶圓邊緣良率測試問題的方法，包括：第一步驟：獲取對晶圓的鈍化層執行光刻所將要采用的圖案化光罩和圖案化光阻；第二步驟：將所述圖案化光罩變成反相的以得到反相的圖案化光罩，而且在保持光阻圖案不變的情況下使得所述圖案化光阻的正負屬性變化以得到相反的圖案化光阻；第三步驟：利用所述反相的圖案化光罩和所述相反的圖案化光阻，對晶圓執行光刻。在本發明的用于減少晶圓邊緣良率測試問題的方法中，將鈍化層的光罩和光阻都變成反相的，這樣既保持了晶圓中，除去邊緣位置開始的預定部分，其他部分圖形不變；而從邊緣起到預定部分，鈍化層保留下來，這樣就不會產生測試假失效的問題。

技術領域

本發明涉及半導體制造領域以及半導體測試領域，更具體地說，本發明涉及一種用于減少晶圓邊緣良率測試問題的方法。

背景技術

晶圓級測試(CP Test，也稱為晶圓級測試)是半導體制造工藝的一個重要步驟。采用晶圓級測試可以獲得早期的器件特征。

但是，有些產品在進行晶圓良率測試時，會遇到晶圓邊緣低良率的問題，甚至有些單芯片面積大的產品良率低到5％。這是不期望出現的。

實際上，這種晶圓邊緣低良率與測試扎針有關。具體地說，晶圓邊緣的不完整的芯片(partial die)可以導致一次扎針時(多芯片同時測試)的其他完整的芯片直接由于不完整芯片針腳漏電，由此被直接判定失效。

圖1示意性地示出了根據現有技術的金屬層和鈍化層的晶圓邊緣曝光和洗邊的距離的結示意圖。如圖1所示，在現有技術中，金屬層和鈍化層的洗邊(WEE(wafer edgeexposure，晶圓邊緣曝光)/EBR(edge bead remove，光刻時的晶圓邊緣洗邊))距離是從邊緣起2.8mm的范圍，通孔層的光刻洗邊是從邊緣起1.0mm的范圍。通孔鎢插塞張膜時，機械設置在晶圓邊緣起1.5mm的范圍內不生長。這樣，在邊緣起1.5mm到2.8mm的范圍內，物理材質是金屬之間的介電層和鎢插塞，通孔的鎢插塞經過晶圓邊緣曝光之后，晶圓邊緣0-2.8mm部分的鈍化層被去掉了。由此，會造成如上所述的與測試扎針有關的這種晶圓邊緣低良率。

由此，在半導體測試領域中，希望能夠提供一種能夠有效地減少晶圓邊緣良率測試問題的方法。

發明內容

本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠減少晶圓邊緣良率測試問題的方法。

為了實現上述技術目的，根據本發明，提供了一種用于減少晶圓邊緣良率測試問題的方法，包括：

第一步驟：獲取對晶圓的鈍化層執行光刻所將要采用的圖案化光罩和圖案化光阻；

第二步驟：將所述圖案化光罩變成反相的以得到反相的圖案化光罩，而且在保持光阻圖案不變的情況下使得所述圖案化光阻的正負屬性變化以得到相反的圖案化光阻；

第三步驟：利用所述反相的圖案化光罩和所述相反的圖案化光阻，對晶圓執行光刻。

優選地，在所述用于減少晶圓邊緣良率測試問題的方法中，利用所述圖案化光罩和所述圖案化光阻對晶圓的鈍化層執行光刻，將使得晶圓的鈍化層的從晶圓邊緣到距離晶圓邊緣預定距離的半徑處圓環之間的范圍內的鈍化層區域被去除。

優選地，在所述用于減少晶圓邊緣良率測試問題的方法中，所述預定距離為2.8mm。

優選地，在所述用于減少晶圓邊緣良率測試問題的方法中，所述圖案化光罩形成的光罩圖案變成所述反相的圖案化光罩的鏤空部分。

優選地，在所述用于減少晶圓邊緣良率測試問題的方法中，所述反相的圖案化光罩形成的光罩圖案是所述圖案化光罩的鏤空部分。