[發明專利]一種萬兆同步以太網的時鐘同步方法

有效

• 申請號: 201710072466.6
• 申請日: 2017-02-10
• 公開（公告）號: CN106899401B
• 公開（公告）日: 2020-11-17
• 發明（設計）人: 王洪清;黃玉宇;何建成
• 申請（專利權）人: 武漢虹信科技發展有限責任公司
• 主分類號: H04L7/033
• 分類號: H04L7/033;H04J3/06
• 代理公司: 武漢科皓知識產權代理事務所(特殊普通合伙) 42222
• 代理人: 嚴彥

1.一種萬兆同步以太網的時鐘同步方法，所述萬兆同步以太網中包括上游單元和下游單元，其特征在于：對于100m內的短距離傳輸，使用超6類網線CAT6e傳輸，上游單元和下游單元分別包括FPGA、萬兆以太網PHY和PLL頻率合成器，上游單元和下游單元通過網線連接；PLL頻率合成器內部集成2級PLL，第1級PLL用于時鐘去抖動，第2級PLL用于倍頻；當PLL頻率合成器無參考時鐘輸入時，進行時鐘輸出保持；萬兆以太網PHY支持同步以太網，從網線中恢復時鐘；萬兆以太網PHY和FPGA支持10G BASE-KR接口；

上游單元中，PLL頻率合成器以25MHz TCXO做參考，將頻率倍頻到156.25MHz輸出二路參考時鐘，一路時鐘給FPGA的10G BASE-KR接口做參考，另一路時鐘給萬兆以太網PHY做參考時鐘；其中，25MHz TCXO時鐘直接送入PLL頻率合成器的第2級PLL做倍頻，第1級PLL不使用；FPGA完成數字信號處理后，與萬兆以太網PHY之間通過10GBASE-KR接口收發數據，萬兆以太網PHY通過10G BASE-T收發網線上的數據，同時將上游單元的PHY設置為master，PHY以其參考時鐘156.25MHz收發網線上的數據；

下游單元中，萬兆以太網PHY設置為slave，通過網線收發數據；萬兆以太網PHY從網線上恢復時鐘，輸出25MHz的SYNCEOUT時鐘；SYNCEOUT時鐘給PLL頻率合成器做參考，經過第1級PLL去抖，再由第2級PLL倍頻，輸出二路156.25MHz時鐘，一路時鐘給萬兆以太網PHY做參考時鐘，一路給FPGA的10G BASE-KR接口做參考時鐘。

2.根據權利要求1所述萬兆同步以太網的時鐘同步方法，其特征在于：上游單元的萬兆以太網PHY設為master，下游單元的萬兆以太網PHY設為slave；當上游單元和下游單元通過網線建立連接后，下游單元的萬兆以太網PHY恢復上游單元的時鐘，并以恢復時鐘作為PLL頻率合成器的參考時鐘源，PLL頻率合成器給PHY的參考時鐘輸入腳和FPGA的10G BASE-KR接口做參考時鐘；當上游單元和下游單元連接斷開時，PLL頻率合成器保持時鐘輸出，給PHY的參考時鐘輸入腳和FPGA的10G BASE-KR接口提供參考時鐘；

PLL頻率合成器的型號為AD9524BCPZ-REEL7，萬兆以太網PHY型號為BCM84851，FPGA型號為XC7K160T-2FFG676I。