[發(fā)明專利]一種萬(wàn)兆同步以太網(wǎng)的時(shí)鐘同步方法有效
| 申請(qǐng)?zhí)枺?/td> | 201710072466.6 | 申請(qǐng)日: | 2017-02-10 |
| 公開(kāi)(公告)號(hào): | CN106899401B | 公開(kāi)(公告)日: | 2020-11-17 |
| 發(fā)明(設(shè)計(jì))人: | 王洪清;黃玉宇;何建成 | 申請(qǐng)(專利權(quán))人: | 武漢虹信科技發(fā)展有限責(zé)任公司 |
| 主分類(lèi)號(hào): | H04L7/033 | 分類(lèi)號(hào): | H04L7/033;H04J3/06 |
| 代理公司: | 武漢科皓知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 42222 | 代理人: | 嚴(yán)彥 |
| 地址: | 430205 湖北省武*** | 國(guó)省代碼: | 湖北;42 |
| 權(quán)利要求書(shū): | 查看更多 | 說(shuō)明書(shū): | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 一種 同步 以太網(wǎng) 時(shí)鐘 方法 | ||
1.一種萬(wàn)兆同步以太網(wǎng)的時(shí)鐘同步方法,所述萬(wàn)兆同步以太網(wǎng)中包括上游單元和下游單元,其特征在于:對(duì)于100m內(nèi)的短距離傳輸,使用超6類(lèi)網(wǎng)線CAT6e傳輸,上游單元和下游單元分別包括FPGA、萬(wàn)兆以太網(wǎng)PHY和PLL頻率合成器,上游單元和下游單元通過(guò)網(wǎng)線連接;PLL頻率合成器內(nèi)部集成2級(jí)PLL,第1級(jí)PLL用于時(shí)鐘去抖動(dòng),第2級(jí)PLL用于倍頻;當(dāng)PLL頻率合成器無(wú)參考時(shí)鐘輸入時(shí),進(jìn)行時(shí)鐘輸出保持;萬(wàn)兆以太網(wǎng)PHY支持同步以太網(wǎng),從網(wǎng)線中恢復(fù)時(shí)鐘;萬(wàn)兆以太網(wǎng)PHY和FPGA支持10G BASE-KR接口;
上游單元中,PLL頻率合成器以25MHz TCXO做參考,將頻率倍頻到156.25MHz輸出二路參考時(shí)鐘,一路時(shí)鐘給FPGA的10G BASE-KR接口做參考,另一路時(shí)鐘給萬(wàn)兆以太網(wǎng)PHY做參考時(shí)鐘;其中,25MHz TCXO時(shí)鐘直接送入PLL頻率合成器的第2級(jí)PLL做倍頻,第1級(jí)PLL不使用;FPGA完成數(shù)字信號(hào)處理后,與萬(wàn)兆以太網(wǎng)PHY之間通過(guò)10GBASE-KR接口收發(fā)數(shù)據(jù),萬(wàn)兆以太網(wǎng)PHY通過(guò)10G BASE-T收發(fā)網(wǎng)線上的數(shù)據(jù),同時(shí)將上游單元的PHY設(shè)置為master,PHY以其參考時(shí)鐘156.25MHz收發(fā)網(wǎng)線上的數(shù)據(jù);
下游單元中,萬(wàn)兆以太網(wǎng)PHY設(shè)置為slave,通過(guò)網(wǎng)線收發(fā)數(shù)據(jù);萬(wàn)兆以太網(wǎng)PHY從網(wǎng)線上恢復(fù)時(shí)鐘,輸出25MHz的SYNCEOUT時(shí)鐘;SYNCEOUT時(shí)鐘給PLL頻率合成器做參考,經(jīng)過(guò)第1級(jí)PLL去抖,再由第2級(jí)PLL倍頻,輸出二路156.25MHz時(shí)鐘,一路時(shí)鐘給萬(wàn)兆以太網(wǎng)PHY做參考時(shí)鐘,一路給FPGA的10G BASE-KR接口做參考時(shí)鐘。
2.根據(jù)權(quán)利要求1所述萬(wàn)兆同步以太網(wǎng)的時(shí)鐘同步方法,其特征在于:上游單元的萬(wàn)兆以太網(wǎng)PHY設(shè)為master,下游單元的萬(wàn)兆以太網(wǎng)PHY設(shè)為slave;當(dāng)上游單元和下游單元通過(guò)網(wǎng)線建立連接后,下游單元的萬(wàn)兆以太網(wǎng)PHY恢復(fù)上游單元的時(shí)鐘,并以恢復(fù)時(shí)鐘作為PLL頻率合成器的參考時(shí)鐘源,PLL頻率合成器給PHY的參考時(shí)鐘輸入腳和FPGA的10G BASE-KR接口做參考時(shí)鐘;當(dāng)上游單元和下游單元連接斷開(kāi)時(shí),PLL頻率合成器保持時(shí)鐘輸出,給PHY的參考時(shí)鐘輸入腳和FPGA的10G BASE-KR接口提供參考時(shí)鐘;
PLL頻率合成器的型號(hào)為AD9524BCPZ-REEL7,萬(wàn)兆以太網(wǎng)PHY型號(hào)為BCM84851,F(xiàn)PGA型號(hào)為XC7K160T-2FFG676I。
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