[發明專利]具有動態位試驗設置的SAR ADC性能優化

有效

• 申請號: 201710070065.7
• 申請日: 2017-02-09
• 公開（公告）號: CN107046423B
• 公開（公告）日: 2021-07-06
• 發明（設計）人: 沈軍華;E·C·古塞瑞
• 申請（專利權）人: 美國亞德諾半導體公司
• 主分類號: H03M1/06
• 分類號: H03M1/06;H03M1/46
• 代理公司: 中國貿促會專利商標事務所有限公司 11038
• 代理人: 劉倜

本公開涉及具有動態位試驗設置的SAR ADC性能優化。模數轉換器(ADC)電路包括數模轉換(DAC)電路，其包括至少N+n個加權電路元件，其中，N和n是大于零的正整數，n是ADC電路的最低有效位(LSB)的重復位數；采樣電路，被配置在ADC電路的輸入采樣輸入，和加權電路元件應用采樣電壓；比較器，被配置為在位試驗期間比較DAC的輸出電壓和指定的閾值電壓；和邏輯電路，被配置以執行至少N+n加權電路部件的位試驗，并根據n個LSB重復位的值調整一個或多個N位試驗的一個或多個參數。

技術領域

本公開涉及模數轉換器(ADC)，更具體地涉及逐次逼近寄存器(SAR)ADC。

背景技術

逐次逼近寄存器(SAR)模數轉換器(ADC)通常對于每次轉換從最高有效位(MSB)到最低有效位(LSB)順序解析。它對于精確確定較高精度的ADC LSB(例如，諸如當ADC中的位數是12個或以上)和最小化轉換錯誤是一項挑戰。本發明人已經認識到SAR ADC需要在SARADC的轉換階段執行的位試驗更強大和高效。

發明內容

本文件涉及模數轉換器(ADC)電路，更具體地SAR ADC的電路。示例的ADC電路包括數模轉換(DAC)電路，其包括至少N+n個加權電路元件，其中，N和n是大于零的正整數，n是ADC電路的最低有效位(LSB)的重復位數；采樣電路，被配置在ADC電路的輸入采樣輸入，和加權電路元件應用采樣電壓；比較器，被配置為在位試驗期間比較DAC的輸出電壓和指定的閾值電壓；和邏輯電路，被配置以執行至少N+n加權電路部件的位試驗，并根據n個LSB重復位的值調整一個或多個N位試驗的一個或多個參數。

本節旨在提供的本專利申請的主題的概述。它并非意在提供本發明的排他性或窮盡的說明。詳細的描述包括提供關于本專利申請進一步的信息。

附圖說明

在附圖中，附圖不一定按比例繪制，相同的標號可以描述在不同的視圖類似的組件。就像后綴字母數字可能代表著不同的情況下，類似的是不同的組件。附圖通常以舉例的方式示出，而不是由限制的方式，各種實施例討論了本文件。

圖1是SAR ADC的示例的功能框圖。

圖2是ADC電路的示例的部分的電路圖。

圖3是用于將DAC電路的一位的示意性電路。

圖4A-4D示出ADC電路位試驗的操作的示例。

圖5示出比較器電路的各部分的示例。

圖6是操作ADC電路的方法的示例的流程圖。

圖7是操作ADC電路的方法的另一示例的流程圖。

具體實施方式

如本文前面所解釋的，SAR ADC的解決通常對于輸入電壓的每次轉換按順序從MSB位到LSB進行采樣。和流水線ADC不同，其中MSB轉換要求比較嚴格，SAR ADC的性能經常由LSB轉換限制，SAR ADC的性能較為寬容MSB的錯誤。為了利用這種特性，SAR ADC可實現低精度的MSB和高精度的LSB。另一種方法是在SAR ADC中包括冗余位，從而使SAR ADC更寬容于轉換中較低位(例如，MSB)的決策錯誤。

圖1是SAR ADC 100的示例的功能框圖。在示例中，差分模擬輸入電壓被進行采樣，并使用采樣電路105持有，以及使用比較器電路115，DAC電路110的差分輸出比較于采樣和持有的電壓。基于所述比較器電路的輸出，調整DAC電路110的位值。轉換可以開始于DAC設置到中點。比較器115確定該DAC輸出是否大于或小于采樣的輸入電壓，其結果對于DAC的該位存儲為1或0。所述轉換進行到下一位值，直到確定數字值的所有位。改變DAC輸出以及比較電壓和采樣的輸入的一次迭代可以簡稱為位試驗。SAR邏輯電路120在位試驗期間控制ADC操作。當位試驗完成時，采樣和保持輸出電壓的數字值可在Dout獲得。