[發明專利]半導體存儲裝置

有效

• 申請號: 201710069713.7
• 申請日: 2017-02-08
• 公開（公告）號: CN107818981B
• 公開（公告）日: 2021-10-15
• 發明（設計）人: 荒井伸也
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: H01L27/11563
• 分類號: H01L27/11563;H01L27/11551;G11C16/02
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勛

本發明的半導體存儲裝置具備：第1電極層，設置于導電層上；第2電極層，設置于所述導電層與所述第1電極層之間；第1絕緣層，設置于所述第1電極層與所述第2電極層之間；以及導電性的支柱層，在從所述導電層朝向所述第1電極層的第1方向上，貫通第1電極層、所述第2電極層及所述第1絕緣層而延伸。所述支柱層的貫通所述第1絕緣層的部分的外周具有沿著所述導電層的表面的第2方向上的第1寬度，所述支柱層的貫通所述第2電極層的部分的外周具有所述第2方向上的第2寬度，且所述第2寬度比所述第1寬度寬。

[相關申請]

本申請享受以美國臨時專利申請62/384,352號(申請日：2016年9月7日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

實施方式涉及一種半導體存儲裝置。

背景技術

具備三維配置的存儲單元的非易失性半導體存儲裝置的開發正在推進。例如，NAND(Not And，與非)型半導體存儲裝置具有存儲單元陣列，該存儲單元陣列包含積層于源極層上的多條字線及貫通這些字線的半導體通道。為了擴大這種半導體存儲裝置的存儲容量，有效的方法是增加所述字線的積層數。然而，如果增加字線的積層數，那么難以控制貫通所述字線而到達源極層的半導體通道的下端的位置。

發明內容

實施方式提供一種能夠提高半導體通道的深度的控制性的半導體存儲裝置。

實施方式的半導體存儲裝置具備：第1電極層，設置于導電層上；第2電極層，設置于所述導電層與所述第1電極層之間；第1絕緣層，設置于所述第1電極層與所述第2電極層之間；以及導電性的支柱層，在從所述導電層朝向所述第1電極層的第1方向上，貫通第1電極層、所述第2電極層及所述第1絕緣層而延伸。所述支柱層的貫通所述第1絕緣層的部分的外周具有沿著所述導電層的表面的第2方向上的第1寬度，所述支柱層的貫通所述第2電極層的部分的外周具有所述第2方向上的第2寬度，且所述第2寬度比所述第1寬度寬。

附圖說明

圖1是示意性地表示第1實施方式的半導體存儲裝置的立體圖。

圖2是表示第1實施方式的半導體存儲裝置的示意性剖視圖。

圖3A～3L是表示第1實施方式的半導體存儲裝置的制造過程的示意性剖視圖。

圖4是表示第1實施方式的半導體存儲裝置的截面的一部分的示意圖。

圖5是表示第1實施方式的變化例的半導體存儲裝置的示意性剖視圖。

圖6A～6G是表示第1實施方式的變化例的半導體存儲裝置的制造過程的示意性剖視圖。

圖7A～7D是表示第1實施方式的另一變化例的半導體存儲裝置的制造過程的示意性剖視圖。

圖8是表示第2實施方式的半導體存儲裝置的示意性剖視圖。

圖9A～9J是表示第2實施方式的半導體存儲裝置的制造過程的示意性剖視圖。

圖10是表示第3實施方式的半導體存儲裝置的示意性剖視圖。

圖11A～11E是表示第3實施方式的半導體存儲裝置的制造過程的示意性剖視圖。

圖12是表示第4實施方式的半導體存儲裝置的示意性剖視圖。

圖13A～13D是表示第4實施方式的半導體存儲裝置的制造過程的示意性剖視圖。

具體實施方式

[第1實施方式]

圖1是示意性地表示第1實施方式的半導體存儲裝置1的存儲單元部MCP的立體圖。半導體存儲裝置1例如為NAND型非易失性存儲器，包含三維配置的存儲單元。