[發明專利]存在較慢掃描輸出時實現較高掃描量的非隔行掃描操作

有效

• 申請號: 201710065794.3
• 申請日: 2017-02-06
• 公開（公告）號: CN107064784B
• 公開（公告）日: 2021-01-05
• 發明（設計）人: M·S·卡沃薩;R·K·米塔爾
• 申請（專利權）人: 德州儀器公司
• 主分類號: G01R31/3185
• 分類號: G01R31/3185
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 林斯凱

可遍及集成電路形成掃描鏈(304)，其中所述掃描鏈經由雙向輸入/輸出I/O緩沖器(341到344)耦合到一組引腳。可使用并行操作的所述組I/O引腳及緩沖器從外部測試器接收測試圖案。使用以第一速率操作的移位時鐘將所述測試圖案從解壓縮邏輯(331)掃描到所述掃描鏈中。接著，將所述測試圖案提供到耦合到所述掃描鏈的組合邏輯電路。在所述掃描鏈中捕獲響應圖案且接著使用以比所述第一速率慢的第二速率操作的移位時鐘將所述響應圖案從所述掃描鏈掃描到壓縮邏輯(332)中。使用并行操作的所述相同組的I/O引腳和緩沖器(341到344)將所述響應圖案提供到所述外部測試器。

技術領域

本發明涉及集成電路的測試，且更特定來說，涉及一種具有共享輸入/輸出引腳以縮短移位時間的掃描鏈。

背景技術

掃描架構通常用于測試集成電路(IC)中的數字電路。典型的掃描架構在測試圖案中掃描、利用測試圖案執行操作且捕獲結果，接著掃描輸出結果，同時以重疊方式在下一個測試圖案中掃描。在許多低功率IC設計中，輸出緩沖器被限于較低速度操作以便省電。因此，總測試時間受限于由輸出緩沖器確定的掃描速度。

發明內容

附圖說明

現在將僅通過實例方式且參考附圖描述根據本發明的特定實施例：

圖1是具有掃描路徑的電路的框圖；

圖2是掃描單元的框圖；

圖3是圖1的掃描路徑的更詳細圖；

圖4是實例IO緩沖器的更詳細電路圖；

圖5是圖3的掃描鏈電路的操作的時序圖；

圖6是使用八個測試引腳的掃描路徑的框圖；及

圖7是說明掃描鏈的非重疊操作的流程圖。

本實施例的其它特征從附圖及以下詳述中將是顯而易見的。

具體實施方式

現在將參考附圖詳細地描述本發明的特定實施例。各個圖中的相同元件為了一致性而由相同參考數字標示。在本發明的實施例的以下詳述中，陳述數種特定細節以提供對本發明的透徹理解。然而，所屬領域的一般技術人員將明白，本發明可在沒有這些具體細節的情況下實踐。在其它實例下，尚未詳細描述眾所周知的特征以避免不必要地使描述變得復雜化。

掃描架構通常用于測試集成電路中的數字電路。如下文將更詳細地描述，本發明描述了一種將常規掃描架構調整為其中輸出驅動強度可限制輸出掃描速率且由此增加測試時間的高速掃描架構的方法。本發明的實施例可充分利用非隔行掃描程序連同不對稱壓縮器解壓縮器(CoDec)架構，其中所有可用掃描引腳在掃描加載模式期間用作輸入，同時相同掃描引腳在掃描卸載程序期間操作為掃描輸出。從輸入模式到輸出模式的轉變可由內部邏輯模塊控制，所述內部邏輯模塊基于序列/圖案檢測邏輯而起作用。在一些實施例中，可使用部分串行化器，而在其它實施例中，可能不需要串行化器。所述方法采用以下事實：雖然掃描輸出可能較為緩慢，但是當作為掃描輸入操作時，輸入端口可以顯著更高頻率操作，所述頻率就自動測試設備(ATE)能力及/或其它設計要求而言可盡可能高。因此，掃描輸入數據可以較高頻率加載，而掃描輸出數據可以IO(輸入/輸出)可處置的最大頻率卸載。以此方式，可縮短測試時間。