[發明專利]半導體存儲裝置

在審

• 申請號: 201710065712.5
• 申請日: 2017-02-06
• 公開（公告）號: CN107154273A
• 公開（公告）日: 2017-09-12
• 發明（設計）人: 新居雅人
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: G11C13/00
• 分類號: G11C13/00;H01L27/24
• 代理公司: 北京律盟知識產權代理有限責任公司11287
• 代理人: 楊林勛

相關申請

本申請享有以美國臨時專利申請62/303,505號(申請日：2016年3月4日)及美國專利申請15/074,395號(申請日：2016年3月18日)為基礎申請的優先權。本申請通過參照這些基礎申請而包含基礎申請的全部內容。

技術領域

本發明的實施方式涉及一種半導體存儲裝置。

背景技術

作為代替低成本且大容量的已知閃存器的一種半導體存儲裝置，有存儲單元采用可變電阻膜的可變電阻型存儲器(ReRAM：Resistance RAM)。ReRAM能構成交點型存儲單元陣列，所以能實現與閃存器同樣的大容量化。而且，為了進一步實現大容量化，還開發出使選擇配線即位線相對于半導體基板排列在垂直方向的所謂VBL(Vertical Bit Line，垂直位線)結構的ReRAM。

發明內容

實施方式的半導體存儲裝置包括沿所述第1方向延伸的第1配線、沿與所述第1方向交叉的第2方向延伸的第2配線、及配置在所述第1配線及所述第2配線的交叉部的存儲單元，所述存儲單元具有沿與所述第1及第2方向交叉的第3方向依序積層的、電阻發生電性變化的第1膜、導電性的第2膜、及絕緣性的第3膜。

根據實施方式，能提供一種能減少形成(forming)動作時存儲單元的絕緣膜的絕緣擊穿的半導體存儲裝置。

附圖說明

圖1是表示實施方式的半導體存儲裝置的功能模塊的圖。

圖2是實施方式的半導體存儲裝置的存儲單元陣列的電路圖。

圖3是實施方式的半導體存儲裝置的存儲單元陣列的概略立體圖。

圖4是實施方式的半導體存儲裝置的存儲單元陣列的存儲單元周邊的截面圖。

圖5是說明實施方式的半導體存儲裝置的存儲單元的導電膜的效果的截面圖。

圖6是表示實施方式的半導體存儲裝置的存儲單元的電流—電壓特性的圖表。

圖7～13是說明實施方式的半導體存儲裝置的存儲單元陣列的制造步驟的截面圖。

具體實施方式

以下，參照圖式，說明實施方式的半導體存儲裝置。

首先，說明實施方式的半導體存儲裝置的全體構成。

圖1是表示實施方式的半導體存儲裝置的功能模塊的圖。

如圖1所示，實施方式的半導體存儲裝置包括存儲單元陣列1、行解碼器2、列解碼器3、上位區塊4、電源5、及控制電路6。

存儲單元陣列1包括多個字線WL及多個位線BL、以及這些字線WL及位線BL上所選擇的多個存儲單元MC。行解碼器2在訪問動作時選擇字線WL。列解碼器3在訪問動作時選擇位線BL，且包含控制訪問動作的驅動器。上位區塊4選擇存儲單元陣列1中的作為訪問對象的存儲單元MC。上位區塊4向行解碼器2、列解碼器3賦予行地址、列地址。電源5在數據的寫入/讀出時，生成與各個動作對應的規定的電壓的組合，并供給至行解碼器2及列解碼器3。控制電路6根據來自外部的命令，進行向上位區塊4發送地址等控制，而且，對電源5進行控制。

接著，說明存儲單元陣列1的概要。

圖2是實施方式的半導體存儲裝置的存儲單元陣列的電路圖。

如圖2所示，存儲單元陣列1包括沿X方向延伸的多個字線WL、沿Z方向延伸的多個位線BL、以及配置在多個字線WL及多個位線BL的交叉部的多個存儲單元MC。而且，存儲單元陣列1具有多個全局位線GBL。多個位線BL中的、沿Y方向排列的位線BL經過選擇晶體管STR共通地連接于一個全局位線GBL。各選擇晶體管STR由選擇柵極線SG控制。

接著，說明存儲單元陣列1的結構。

圖3是實施方式的半導體存儲裝置的存儲單元陣列的立體圖。圖3的結構中省略了存儲單元MC的一部分構成或配線間的層間絕緣膜等。而且，圖4是該半導體存儲裝置的存儲單元陣列的存儲單元周邊的Y-Z方向的截面圖。

如圖3所示，存儲單元陣列1具有位線BL相對于半導體基板SS的主平面垂直地延伸的所謂VBL(Vertical Bit Line)結構。也就是說，多個字線WL沿Y方向及Z方向排列成矩陣狀，且分別沿X方向延伸。多個位線BL沿X方向及Y方向排列成矩陣狀，且沿Z方向延伸。而且，各存儲單元MC配置在這些多個字線WL及多個位線BL的各交叉部。也就是說，多個存儲單元MC沿X方向、Y方向、及Z方向排列成3維矩陣狀。這里，字線WL例如由氮化鈦(TiN)或鎢(W)形成。位線BL例如由多晶硅(Poly-Si)形成。