[發明專利]原子層蝕刻3D結構：水平和豎直表面上Si和SiGe和Ge平滑度

有效

• 申請號: 201710064610.1
• 申請日: 2017-02-04
• 公開（公告）號: CN107068556B
• 公開（公告）日: 2021-01-01
• 發明（設計）人: 薩曼莎·坦;楊文兵;克倫·雅各布斯·卡納里克;索斯藤·利爾;潘陽
• 申請（專利權）人: 朗姆研究公司
• 主分類號: H01L21/3065
• 分類號: H01L21/3065;H01L21/67
• 代理公司: 上海勝康律師事務所 31263
• 代理人: 樊英如;張華

本發明涉及原子層蝕刻3D結構：水平和豎直表面上Si和SiGe和Ge平滑度。本文描述了用于通過化學吸附、通過沉積或通過化學吸附和沉積機理兩者與氧化物鈍化結合來使用原子層蝕刻在襯底上蝕刻半導體材料的方法和裝置。涉及使用化學吸附機理的原子層蝕刻的方法包括將半導體材料暴露于氯以將氯化學吸附到所述襯底表面上，以及將改性表面暴露于氬氣以去除所述改性表面。涉及使用沉積機理的原子層蝕刻的方法包括將半導體材料暴露于含硫氣體和氫氣以沉積并由此改性襯底表面并去除改性表面。

技術領域

本發明涉及半導體處理領域，具體地涉及使用原子層蝕刻在襯底上蝕刻半導體材料的方法和裝置，更具體地涉及原子層蝕刻3D結構：水平和豎直表面上Si和SiGe和Ge平滑度。

背景技術

半導體制造工藝通常涉及以高深寬比特征蝕刻半導體材料。隨著器件縮小，用于蝕刻半導體材料的一些技術可引起可能影響器件性能和隨后的制造工藝的不期望的橫向蝕刻和材料損壞。

發明內容

本文提供了用于處理半導體襯底的方法和裝置。一個方面涉及一種蝕刻襯底的方法，所述方法包括：(a)通過執行以下操作的n個循環來蝕刻襯底：(i)將所述襯底暴露于反應氣體以改性所述襯底的表面而不蝕刻所述襯底的所述表面以及(ii)在將所述襯底暴露于所述反應氣體之后，將所述襯底的所述改性表面暴露于去除物質以去除所述改性表面的至少一些；以及(b)將所述襯底周期性地暴露于含氧等離子體以鈍化所述襯底的所述表面，其中n是介于1和100之間且包括1和100的整數。

在各種實施方式中，所述反應氣體是含鹵素的氣體，其可以是氯、氯化硼、氯化氫、溴化氫、溴、氟化氮和氟中的任何一種；并且由此通過化學吸附改性所述襯底的所述表面。

在一些實施方式中，所述反應氣體包括含硫氣體，并且通過沉積改性所述襯底的所述表面。在一些實施方式中，所述含硫氣體是六氟化硫、二氧化硫和硫化氫中的任一種。在一些實施方式中，所述反應氣體還包括第二反應氣體，所述第二反應氣體為例如氫氣或含鹵素的氣體。所述含鹵素的氣體可以是三氟化氮、碳氟化合物和氟中的任一種。示例性氟碳化合物包括四氟化碳(CF₄)、六氟-2-丁炔(C₄F₆)、氟甲烷(CH₃F)及其組合。

在各種實施方式中，通過引入活化氣體并使用介于約50W與約1000W之間的等離子體功率點燃等離子體來產生所述去除物質。

在各種實施方式中，x是使用含鹵素的氣體作為反應氣體重復(i)和(ii)的循環數，y是使用含硫氣體重復(i)和(ii)的循環數，并且其中x比y的比例在2:1和20:1之間。

在各種實施方式中，在暴露于所述去除物質期間施加偏置以促進去除所述改性表面的至少一些。

在各種實施方式中，偏置功率小于約50V。在一些實施方式中，在暴露于所述去除物質期間不施加偏置，并且偏置功率為0V。在一些實施方式中，連續地施加偏置，并且由此偏置功率在約40V和約100V之間。

在一些實施方式中，所述偏置被脈沖化，占空比在約5％和約40％之間，并且偏置功率在約300V和約1000V之間。

在一些實施方式中，所述偏置被脈沖化，占空比為約50％，并且偏置功率在約100V和約300V之間。

在各種實施方式中，通過引入選自氧氣、二氧化碳和二氧化硫中的含氧氣體并點燃等離子體來產生所述含氧等離子體。

在各種實施方式中，將襯底周期性地暴露于所述含氧等離子體以鈍化所述襯底的所述表面包括通過原子層沉積在所述襯底的所述表面上沉積氧化物層。

在一些實施方式中，通過執行所述n個循環來蝕刻所述襯底以及將所述襯底周期性地暴露于所述含氧等離子體在不破壞真空的情況下執行。