[發明專利]用于形成半導體器件的方法和半導體器件

在審

• 申請號: 201710064021.3
• 申請日: 2017-02-04
• 公開（公告）號: CN107068550A
• 公開（公告）日: 2017-08-18
• 發明（設計）人: P·森;H-J·舒爾策
• 申請（專利權）人: 英飛凌科技股份有限公司
• 主分類號: H01L21/265
• 分類號: H01L21/265;H01L21/8222;H01L29/732
• 代理公司: 北京市金杜律師事務所11256
• 代理人: 王茂華,董典紅

技術領域

各實施例涉及用于減薄半導體襯底的構思，具體地涉及用于形成半導體器件的方法和半導體器件。

背景技術

半導體器件的半導體襯底的厚度的精度對于各種器件而言都是重要的。尤其用于高電壓的垂直半導體器件可對半導體襯底的厚度的變化敏感。特別是對于IGBT(絕緣柵雙極晶體管)，這種精確的減薄對于實現可再現的電性能是非常重要的。例如，抵抗由短路電流引起的破壞的魯棒性可非常敏感地取決于(從背面看的)背面發射極與第一場停止峰之間的距離(例如，峰形場停止區)，或減薄后剩余的電活性場停止劑量的高斯場停止分布。

發明內容

可需求提供一種用于形成半導體器件的構思，該構思能夠提高半導體器件的魯棒性和/或可靠性。

這樣的需求可通過權利要求的主題來滿足。

一些實施例涉及一種用于形成半導體器件的方法，該方法包括將第一導電類型的第一摻雜劑原子結合到半導體襯底中以形成包括第一導電類型的第一摻雜區。此外，該方法包括在半導體襯底上形成外延半導體層，以及在形成外延半導體層之前或之后，結合第二導電類型的第二摻雜劑原子以形成包括第二導電類型的與第一摻雜區相鄰的第二摻雜區，使得pn結位于第一摻雜區與第二摻雜區之間。pn結位于與半導體襯底和外延半導體層之間的界面相距小于5μm的垂直距離中。另外，該方法包括基于自對準減薄工藝來減薄半導體襯底。自對準減薄工藝基于pn結的位置而自控制。

一些實施例涉及半導體器件，該半導體器件包括形成在半導體襯底處的至少一個垂直電元件結構。該至少一個垂直電元件結構包括具有第二導電類型的位于半導體襯底的正面和背面之間的摻雜區。此外，摻雜區至少從與半導體襯底的背面相距小于2μm的距離垂直延伸到與半導體襯底的背面相距大于2μm的距離。另外，半導體器件包括在半導體襯底的正面處與至少一個垂直電元件結構連接的至少一個正面電極結構以及在半導體襯底的背面處與至少一個垂直電元件結構連接的至少一個背面電極結構。此外，與半導體襯底的背面相距2μm的距離處的第一導電類型的摻雜劑原子的濃度大于5×10¹³cm^-3。

附圖說明

下面將參考附圖通過僅示例的方式描述裝置和/或方法的一些實施例，附圖中：

圖1示出了用于形成半導體器件的方法的流程圖；

圖2A至圖2E示出了在不同的制造階段的半導體器件的示意性截面圖；

圖3A示出了針對三個不同擴散時間的減薄半導體襯底之前的半導體器件的示意性摻雜分布；

圖3B示出了針對三個不同擴散時間的減薄半導體襯底之前的另外的半導體器件的示意性摻雜分布；

圖3C示出了圖3A和圖3B的摻雜分布的比較；

圖4A至圖4C示出了在不同的制造階段的半導體器件的示意性截面圖；

圖5示出了減薄半導體襯底之前的半導體器件的示意性摻雜分布；以及

圖6示出了半導體器件的示意性橫截面。

具體實施方式

現在將參考附圖更全面地描述各種示例實施例，在附圖中示出了一些示例實施例。在附圖中，為了清楚起見，線、層和/或區域的厚度可能被夸大。

因此，盡管示例實施例能夠具有各種變型和替代形式，但是其實施例通過附圖中的示例方式示出并且將在本文中詳細描述。然而，應當理解，沒有意圖將示例實施例限制為所公開的特定形式，而是相反，示例實施例將覆蓋落入本公開范圍內的所有變型、等同物和替代物。在附圖的整個描述中，相同的附圖標記指代相同或相似的元件。

應當理解，當元件被稱為“連接”或“耦合”到另一元件時，其可以直接連接或直接耦合到另一元件，或者可以存在中間元件。相反，當元件被稱為“直接連接”或“直接耦合”到另一元件時，不存在中間元件。用于描述元件之間的關系的其它詞語應以類似的方式解釋(例如，“在...之間”與“直接在...之間”，“相鄰”與“直接相鄰”等)。

本文使用的術語僅僅是為了描述特定實施例的目的，而不旨在限制示例實施例。如本文所使用的，除非上下文另有明確指示，否則單數形式“一”、“一個”和“該”也旨在包括復數形式。還應當理解，當在本文中使用時，術語“包括”、“包括…的”、“包含”和/或“包含…的”指定陳述的特征、整體、步驟、操作、元件和/或部件的存在，但是并不排除一個或多個其它特征、整體、步驟、操作、元件、組件和/或其組合的存在或添加。