[發(fā)明專利]一種靜電放電防護器件

有效

• 申請?zhí)枺?/td>: 201710053904.4
• 申請日: 2017-01-22
• 公開（公告）號: CN108346652B
• 公開（公告）日: 2021-02-09
• 發(fā)明（設計）人: 陳光;李宏偉
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L23/60
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 高偉;婁曉丹

本發(fā)明提供了一種靜電放電防護器件，包括：觸發(fā)電路，用于基于靜電積累形成觸發(fā)信號；可控硅整流電路，與所述觸發(fā)電路相連接，用于基于所述觸發(fā)信號導通所述可控硅整流電路，以實現(xiàn)所述靜電放電防護。本發(fā)明的靜電放電防護器件具有更低的寄生噪聲和漏電流，通過優(yōu)化的觸發(fā)方案降低了SCR電路的觸發(fā)電壓，也提高了SCR電路的啟動速度。

技術領域

本發(fā)明涉及半導體器件領域，具體而言涉及一種靜電放電防護器件。

背景技術

隨著半導體制造工藝技術的快速發(fā)展，先進的絕緣體上硅(SOI)CMOS技術由于靜電放電(ESD)會遭到更加嚴重的破壞，尤其是對于三維的鰭式場效應管(FinFET)SOI工藝，其支配散熱節(jié)距(fin pitch)和柵極間隔，在平面區(qū)域形成的普通ESD器件不再是選擇。為了提供用于SOI CMOS技術的ESD解決方案，提出了具有動態(tài)觸發(fā)電路的優(yōu)化的可控硅整流器(SCR)。

在先進的CMOS工藝中，低壓觸發(fā)的可控硅整流器(LVTSCR)被廣泛用于片上ESD防護。然而，在體硅CMOS中使用的相同設備設計在SOI中不能工作。由于SOI的硅與襯底分離，因而SCR沒有對于襯底的寄生器件以及在薄硅膜中橫向制造的器件，即ESD路徑發(fā)生改變，此改變的ESD路徑帶來了新的挑戰(zhàn)。

因此，有必要提出一種靜電放電防護器件，以解決現(xiàn)有的技術問題。

發(fā)明內(nèi)容

在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

為了克服目前存在的問題，本發(fā)明一方面提供一種靜電放電防護器件，包括：

觸發(fā)電路，用于基于靜電積累形成觸發(fā)信號；

可控硅整流電路，與所述觸發(fā)電路相連接，用于基于所述觸發(fā)信號導通所述可控硅整流電路，以實現(xiàn)靜電放電防護。

進一步地，所述可控硅整流電路包括PNP晶體管、NPN晶體管和二極管，其中，

所述PNP晶體管的發(fā)射極連接所述靜電積累形成的陽極，所述PNP晶體管的基極連接所述NPN晶體管的集電極和所述二極管的負輸入端，所述PNP晶體管的集電極連接所述NPN晶體管的基極；

所述NPN晶體管的發(fā)射極連接所述靜電積累形成的陰極，所述NPN晶體管的基極連接所述二極管的正輸入端，所述NPN晶體管的集電極連接所述二極管的負輸入端。

在一個實施例中，所述觸發(fā)電路包括串聯(lián)連接的電容和電阻，其中所述電容的第一端與所述電阻的第一端相連接，所述電容的第二端連接所述陽極，所述電阻的第二端連接所述陰極。

在一個實施例中，所述電容和電阻的連接節(jié)點連接至所述二極管的正輸入端和所述NPN晶體管的基極。

在一個實施例中，所述觸發(fā)電路還包括反相器，其中，所述反相器的輸入端連接電容和電阻的連接節(jié)點，所述反相器的輸出端連接所述PNP晶體管的基極、所述NPN晶體管的集電極和所述二極管的負輸入端。

進一步地，所述觸發(fā)電路包括串聯(lián)連接的電阻和電容，其中所述電阻的第一端與所述電容的第一端相連接，所述電阻的第二端連接所述陽極，所述電容的第二端連接所述陰極。

在一個實施例中，所述電阻和電容的連接節(jié)點連接至所述二極管的負輸入端、所述PNP晶體管的基極和所述NPN晶體管的集電極。

在一個實施例中，所述觸發(fā)電路還包括反相器，其中，所述反相器的輸入端連接電阻和電容的連接節(jié)點，所述反相器的輸出端連接所述NPN晶體管的基極和所述二極管的正輸入端。

在一個實施例中，所述二極管是寄生柵控二極管或PN結二極管。