[發(fā)明專利]半導(dǎo)體器件及其制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201710017569.2
• 申請(qǐng)日: 2017-01-10
• 公開（公告）號(hào): CN106601820A
• 公開（公告）日: 2017-04-26
• 發(fā)明（設(shè)計(jì)）人: 羅軍;趙超;劉實(shí)
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類號(hào): H01L29/78
• 分類號(hào): H01L29/78;H01L29/45;H01L21/336;H01L21/285
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司11021
• 代理人: 趙偉

技術(shù)領(lǐng)域

本公開涉及半導(dǎo)體領(lǐng)域，具體地，涉及一種半導(dǎo)體器件及其制造方法。

背景技術(shù)

隨著平面型半導(dǎo)體器件的尺寸越來(lái)越小，短溝道效應(yīng)愈加明顯。為此，提出了立體型半導(dǎo)體器件如FinFET(鰭式場(chǎng)效應(yīng)晶體管)。一般而言，F(xiàn)inFET包括在襯底上豎直形成的鰭以及與鰭相交的柵極。

隨著FinFET的尺寸越來(lái)越小，其源漏串聯(lián)寄生電阻對(duì)整個(gè)器件的性能影響越來(lái)越大。為了提高器件性能，需要進(jìn)一步降低源漏串聯(lián)寄生電阻。同時(shí)，因?yàn)殡S著FinFET的尺寸越來(lái)越小，源、漏區(qū)的接觸電阻在整個(gè)源漏串聯(lián)寄生電阻中占比越來(lái)越大，所以降低源、漏區(qū)的接觸電阻將顯著地降低源漏串聯(lián)寄生電阻。因此，進(jìn)一步降低接觸的比電阻(ρ_c)將是本領(lǐng)域技術(shù)人員一直追求的目標(biāo)。

在目前的主流FinFET工藝中，一般采用金屬硅化物/硅接觸來(lái)形成源、漏區(qū)的接觸，例如，采用硅化鈦(TiSi_x)與n型摻雜硅(n-Si)形成源、漏區(qū)的TiSi_x/n-Si接觸。

為了進(jìn)一步降低金屬硅化物/硅接觸的比電阻(ρ_c)，在目前的主流工藝中，本領(lǐng)域技術(shù)人員提高硅中的摻雜濃度以降低金屬硅化物/硅接觸的比電阻(ρ_c)，即采用各種方法(例如，原位摻雜P(Si：P)、動(dòng)態(tài)表面退火(DSA)等)提高雜質(zhì)激活濃度，從而降低金屬硅化物/硅接觸的比電阻(ρ_c)。而事實(shí)上，由于金屬硅化物/硅接觸是一種肖特基接觸，因此，肖特基勢(shì)壘高度也顯著地影響比電阻(ρ_c)的大小。例如，TiSi_x/n-Si接觸的費(fèi)米能級(jí)釘扎在帶隙中間，因此對(duì)電子的肖特基勢(shì)壘高度較高，為0.6eV左右。因此，較高的肖特基勢(shì)壘高度阻止了金屬硅化物/硅接觸的比電阻(ρ_c)的進(jìn)一步降低。

因此，存在提供一種降低了金屬硅化物與源、漏區(qū)之間的肖特基勢(shì)壘高度的半導(dǎo)體器件的需要。

發(fā)明內(nèi)容

有鑒于此，本公開的目的至少部分地在于提供一種降低了金屬硅化物與源、漏區(qū)之間的肖特基勢(shì)壘高度的半導(dǎo)體器件及其制造方法。

根據(jù)本公開的一方面，提供了一種半導(dǎo)體器件，包括：具有鰭的半導(dǎo)體襯底；與鰭相交的柵極以及位于柵極兩側(cè)的鰭內(nèi)的源區(qū)和漏區(qū)；分別在源區(qū)和漏區(qū)處形成且與源區(qū)和漏區(qū)相接觸的金屬硅化物；其中在所述金屬硅化物與源區(qū)、漏區(qū)接觸的界面處存在能夠降低金屬硅化物與源區(qū)、漏區(qū)之間的肖特基勢(shì)壘高度的雜質(zhì)摻雜物。

進(jìn)一步地，所述雜質(zhì)摻雜物包括選自以下組中的至少一個(gè)：C、Ge、N、P、As、O、S、Se、Te、F、Cl。

根據(jù)本公開的另一方面，提供了一種制造半導(dǎo)體器件的方法，包括：在半導(dǎo)體襯底上形成鰭；形成與鰭相交的柵極；在柵極兩側(cè)的鰭內(nèi)形成源區(qū)和漏區(qū)；在鰭上沉積電介質(zhì)；刻蝕電介質(zhì)以分別在源區(qū)和漏區(qū)上方形成接觸溝槽，從而露出源區(qū)和漏區(qū)的至少部分上表面；通過(guò)接觸溝槽對(duì)露出的至少部分上表面進(jìn)行非晶化處理；通過(guò)接觸溝槽對(duì)露出的至少部分上表面進(jìn)行雜質(zhì)摻雜物注入；在雜質(zhì)摻雜物注入之后，在接觸溝槽中沉積金屬，并且執(zhí)行退火以形成金屬硅化物，其中雜質(zhì)摻雜物能夠降低金屬硅化物與源區(qū)、漏區(qū)之間的肖特基勢(shì)壘高度。

進(jìn)一步地，在退火期間，注入的雜質(zhì)摻雜物在金屬硅化物與源區(qū)、漏區(qū)的界面處析出，從而降低金屬硅化物與源區(qū)、漏區(qū)之間的肖特基勢(shì)壘高度。

進(jìn)一步地，在非晶化處理后形成的非晶硅區(qū)的深度小于等于10nm。

進(jìn)一步地，在退火之后，非晶硅通過(guò)與所沉積的金屬反應(yīng)和/或固態(tài)相外延重新生長(zhǎng)(SPER)而消失。

根據(jù)本公開的實(shí)施例，在金屬硅化物和源區(qū)、漏區(qū)的硅之間的肖特基勢(shì)壘高度由于在其接觸界面處的雜質(zhì)摻雜物的存在而降低，從而降低了接觸的比電阻，進(jìn)而減小了源漏串聯(lián)寄生電阻，提高了器件性能。

附圖說(shuō)明

通過(guò)以下參照附圖對(duì)本公開實(shí)施例的描述，本公開的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中：

圖1示出了根據(jù)現(xiàn)有技術(shù)的示例FinFET；

圖2-10是示出了根據(jù)本公開實(shí)施例的沿圖1中的A-A’方向得到的制造半導(dǎo)體器件的流程中多個(gè)階段的示意截面圖。

貫穿附圖，相同的附圖標(biāo)記表示相同的部件。

具體實(shí)施方式