[發明專利]兩步偽柵極形成

有效

• 申請號: 201710012907.3
• 申請日: 2017-01-09
• 公開（公告）號: CN107230638B
• 公開（公告）日: 2020-01-14
• 發明（設計）人: 江國誠;潘冠廷;王志豪;梁英強;卡洛斯·H·迪亞茲
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 11409 北京德恒律治知識產權代理有限公司
• 代理人: 章社杲;李偉

一種方法包括形成延伸至半導體襯底內的隔離區并凹進隔離區。隔離區之間的半導體襯底的部分突出為高于隔離區以形成半導體鰭。形成偽柵電極以覆蓋半導體鰭的中間部分，且半導體鰭的端部未被偽柵電極覆蓋。偽柵電極包括偽柵電極下部和包括多晶硅的偽柵電極上部位于偽柵電極下部的上方。偽柵電極下部和偽柵電極上部由不同的材料形成。源極/漏極區在偽柵電極的相對兩側上形成。偽柵電極被替代柵電極替換。本發明實施例涉及兩步偽柵極形成。

技術領域

本發明實施例涉及兩步偽柵極形成。

背景技術

集成電路(IC)材料和設計的技術進步已生產出幾代IC，其中，每一代IC 都具有都比上一代IC具有更小、更復雜的電路。在集成電路的發展過程中，功能密度(例如每個芯片區域上互連器件的數量)普遍增加，而其幾何尺寸則在減小。該按比例縮小工藝一般通過提高生產效率和降低相關成本帶來效益。

這種按比例縮小還增加了加工和制造IC的復雜性，為實現這些優勢，在IC 加工和制造方面需要進行相似的發展。例如，已經引進鰭式場效晶體管 (FinFET)來替代平面晶體管。FinFET的結構及制造FinFET的方法正在開發中。

發明內容

根據本發明的一些實施例，提供了一種制造半導體器件的方法，包括：形成延伸至半導體襯底內的隔離區；凹進所述隔離區，其中，所述隔離區之間的所述半導體襯底的一部分突出為高于所述隔離區以形成半導體鰭；形成覆蓋所述半導體鰭的中間部分的偽柵電極，所述半導體鰭的端部未被所述偽柵電極覆蓋，其中，所述偽柵電極包括：偽柵電極下部；和偽柵電極上部，包括位于所述偽柵電極下部上方的多晶硅，其中，所述偽柵電極下部和偽柵電極上部由不同的材料形成；在所述偽柵電極的相對兩側上形成源極/漏極區；以及使用替代柵電極替換偽柵電極。

根據本發明的另一些實施例，還提供了一種制造半導體器件的方法，包括：形成接觸半導體鰭的頂面和側壁的偽氧化物層；形成位于所述偽氧化物層上方的偽柵電極下層；平坦化所述偽柵電極下層；在所述平坦化的偽柵電極下層上方形成偽柵電極上層，其中，所述偽柵電極上層包括多晶硅；使用第一蝕刻氣體執行第一蝕刻步驟以蝕刻所述偽柵電極上層；使用不同于所述第一蝕刻氣體的第二蝕刻氣體執行第二蝕刻步驟以蝕刻所述偽柵電極下層，其中，所述偽柵電極上層和所述偽柵電極下層的剩余部分組合形成偽柵電極；在所述偽柵電極的相對側壁上形成柵極間隔件；在所述偽柵電極的相對兩側上形成層間電介質(ILD)；以及使用替代柵極替換所述偽柵電極。

根據本發明的又一些實施例，還提供了一種半導體器件，包括：半導體襯底；隔離區，延伸至所述半導體襯底內；半導體鰭，位于所述隔離區的相對部分之間，并且所述半導體鰭高于所述隔離區的頂面；柵極堆疊件，位于所述半導體鰭的頂面和相對兩側上；以及柵極間隔件，接觸所述柵極堆疊件的側壁，其中，所述柵極間隔件包括：下部，具有與所述柵極堆疊件的側壁接觸的第一內邊緣；和上部，位于所述下部的上方，所述上部具有與所述柵極堆疊件的所述側壁接觸的第二內邊緣，其中，所述第一內邊緣與第二內邊緣未對準。

附圖說明

結合附圖閱讀以下詳細說明，可更好地理解本公開的各方面。值得注意的是，依照同行業標準的慣例，許多部件并非按比例繪制。實際上，為論述清楚，各部件的尺寸可任意增加或減少。

圖1至圖15是根據一些實施例的鰭式場效晶體管(FinFET)形成的中間階段的透視圖和截面圖。

圖16A至23B示出了根據一些實施例FinFET的替換柵極的截面圖。

圖24至圖28是根據一些實施例的FinFET形成的中間階段的透視圖和截面圖。

圖29A至31B示出了根據一些實施例FinFET的替換柵極的截面圖。

圖32是根據一些實施例示出了形成FinFET的工藝流程。

具體實施方式