[發明專利]存儲器結構及其形成方法

有效

• 申請號: 201710011804.5
• 申請日: 2017-01-06
• 公開（公告）號: CN108281425B
• 公開（公告）日: 2020-12-22
• 發明（設計）人: 王楠
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L27/11
• 分類號: H01L27/11
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣;吳敏

1.一種存儲器結構，其特征在于，包括：

襯底，所述襯底包括存儲區、第一傳輸區、第二傳輸區；所述第一傳輸區包括：第一傳輸柵極區和位于所述第一傳輸柵極區兩側的第一連接區和第一輸入區；

位于所述襯底存儲區的存儲結構，所述存儲結構包括第一連接部、第二連接部；

位于所述襯底第一傳輸區的第一傳輸晶體管，所述第一傳輸晶體管包括：位于所述第一傳輸區的襯底上的第一傳輸柵極結構，分別位于所述第一傳輸柵極結構兩側襯底中的第一傳輸漏區和第一傳輸源區，所述第一傳輸源區與所述第一連接部電連接，所述第一傳輸源區和第一傳輸漏區中具有第一摻雜離子，所述第一傳輸漏區與所述第一傳輸源區中的第一摻雜離子濃度不相同；

位于所述襯底第二傳輸區的第二傳輸晶體管，所述第二傳輸晶體管位于所述第二傳輸區的襯底上的第二傳輸柵極結構，分別位于所述第二傳輸柵極結構兩側襯底中的第二傳輸漏區和第二傳輸源區，所述第二傳輸源區與所述第二連接部電連接，所述第二傳輸源區和第二傳輸漏區中具有第二摻雜離子，所述第二傳輸漏區與所述第二傳輸源區中的第二摻雜離子濃度不相同；

所述存儲區包括：第一下拉區；

所述存儲結構包括：位于所述襯底第一下拉區的第一下拉晶體管，所述第一下拉晶體管包括：位于所述第一下拉區的襯底上的第一下拉柵極結構；分別位于所述第一下拉柵極結構兩側襯底中的第一下拉源區和第一下拉漏區，所述第一連接部與所述第一下拉漏區電連接；

所述襯底包括：基底；位于所述第一下拉區的基底上的第一下拉鰭部，所述第一下拉柵極結構橫跨所述第一下拉鰭部，且覆蓋所述第一下拉鰭部部分側壁和頂部表面，所述第一下拉漏區和第一下拉源區分別位于所述第一下拉柵極結構兩側第一下拉鰭部中；

位于所述第一傳輸區的基底上的第一傳輸鰭部，所述第一傳輸柵極結構橫跨所述第一傳輸鰭部，且覆蓋所述第一傳輸鰭部部分側壁和頂部表面，第一傳輸漏極和第一傳輸源極分別位于所述第一傳輸柵極結構兩側第一傳輸鰭部中；

所述第一下拉鰭部、第一傳輸鰭部的延伸方向相同；

所述第一傳輸鰭部為多條；所述第一傳輸鰭部條數小于所述第一下拉鰭部條數；多條第一傳輸鰭部平行且相鄰；

每個所述第一傳輸鰭部與一個第一下拉鰭部連接，第一下拉鰭部和所述第一連接區附近具有不與第一傳輸鰭部連接的第一下拉鰭部，所述第一輸入區附近不具有不與第一傳輸鰭部連接的第一下拉鰭部；

所述第一傳輸源區包括：第一傳輸源極和第一傳輸輕摻雜源區，所述第一傳輸輕摻雜源區與所述第一傳輸柵極結構之間的間距小于所述第一傳輸源極與所述第一傳輸柵極結構之間的間距；所述第一傳輸漏區包括：第一傳輸漏極和第一傳輸輕摻雜漏區，所述第一傳輸輕摻雜漏區與所述第一傳輸柵極結構之間的間距小于所述第一傳輸漏極與所述第一傳輸柵極結構之間的間距，所述第一傳輸輕摻雜源區、第一傳輸輕摻雜漏區、第一傳輸源極和第一傳輸漏極中具有所述第一摻雜離子；

所述第二傳輸源區包括：第二傳輸源極和第二傳輸輕摻雜源區，所述第二傳輸輕摻雜源區與所述第二傳輸柵極結構之間的間距小于所述第二傳輸源極與所述第二傳輸柵極結構之間的間距；所述第二傳輸漏區包括：第二傳輸漏極和第二傳輸輕摻雜漏區，所述第二傳輸輕摻雜漏區與所述第二傳輸柵極結構之間的間距小于所述第二傳輸漏極與所述第二傳輸柵極結構之間的間距，第二傳輸輕摻雜源區、第二傳輸輕摻雜漏區、所述第二傳輸源極與第二傳輸漏極中具有所述第二摻雜離子。

2.如權利要求1所述的存儲器結構，其特征在于，所述第一傳輸晶體管和第二傳輸晶體管為NMOS晶體管，所述第一摻雜離子和第二摻雜離子均為N型離子，所述第一傳輸漏區中的第一摻雜離子濃度大于所述第一傳輸源區中的第一摻雜離子濃度，所述第二傳輸漏區中的第二摻雜離子濃度大于所述第二傳輸源區中的第二摻雜離子濃度；

或者，所述第一傳輸晶體管和第二傳輸晶體管為PMOS晶體管，所述第一摻雜離子和第二摻雜離子均為P型離子，所述第一傳輸漏區中的第一摻雜離子濃度小于所述第一傳輸源區中的第一摻雜離子濃度；所述第二傳輸漏區中的第二摻雜離子濃度小于所述第二傳輸源區中的第二摻雜離子濃度。