[發(fā)明專利]一種基于量化時(shí)延法提高FID信號測頻精度的方法及電路

有效

• 申請?zhí)枺?/td>: 201710002829.9
• 申請日: 2017-01-03
• 公開（公告）號: CN106646282B
• 公開（公告）日: 2023-05-26
• 發(fā)明（設(shè)計(jì)）人: 葛健;董浩斌;邱香域;劉歡;羅望;李晗
• 申請（專利權(quán)）人: 中國地質(zhì)大學(xué)（武漢）
• 主分類號: G01R33/02
• 分類號: G01R33/02;G01V3/40
• 代理公司: 武漢知產(chǎn)時(shí)代知識產(chǎn)權(quán)代理有限公司 42238
• 代理人: 曹雄;郝明琴

1.一種基于量化時(shí)延法提高FID信號測頻精度的電路，其特征在于，包括動(dòng)態(tài)核極化弱磁傳感器、高頻振蕩電路、信號調(diào)理電路、滯回比較器、晶振電路、FPGA數(shù)字測頻模塊、控制器和存儲(chǔ)單元，所述動(dòng)態(tài)核極化弱磁傳感器的輸入端連接高頻振蕩電路，所述高頻振蕩電路激勵(lì)動(dòng)態(tài)核極化弱磁傳感器產(chǎn)生FID信號，所述動(dòng)態(tài)核極化弱磁傳感器的輸出端連接信號調(diào)理電路，所述信號調(diào)理電路連接滯回比較器，所述信號調(diào)理電路調(diào)理動(dòng)態(tài)核極化弱磁傳感器輸出的FID信號，并將調(diào)理后的FID信號輸入滯回比較器，所述滯回比較器和晶振電路的輸出端均連接FPGA數(shù)字測頻模塊，所述晶振電路輸出時(shí)基信號，所述滯回比較器輸出待測信號，所述FPGA數(shù)字測頻模塊連接控制器，所述控制器連接存儲(chǔ)單元，所述FPGA數(shù)字測頻模塊對時(shí)基信號和待測信號進(jìn)行處理，所述控制器讀取FPGA數(shù)字測頻模塊的處理結(jié)果，并計(jì)算FID信號的頻率，所述存儲(chǔ)單元存儲(chǔ)計(jì)算結(jié)果；所述FPGA數(shù)字測頻模塊包括控制信號部分、計(jì)數(shù)部分和誤差補(bǔ)償部分，所述控制信號部分包括可編程分頻器和兩個(gè)D觸發(fā)器，所述可編程分頻器能夠根據(jù)實(shí)際測試情況調(diào)整分頻比，所述計(jì)數(shù)部分包括第一計(jì)數(shù)器和第二計(jì)數(shù)器，所述誤差補(bǔ)償部分包括兩個(gè)時(shí)間間隔測量單元，每一時(shí)間間隔測量單元均由若干單位延時(shí)單元、若干D觸發(fā)器和鎖存器構(gòu)成，所述單位延時(shí)單元連接D觸發(fā)器，所述D觸發(fā)器連接鎖存器。

2.一種基于量化時(shí)延法提高FID信號測頻精度的方法，基于權(quán)利要求1所述的基于量化時(shí)延法提高FID信號測頻精度的電路實(shí)現(xiàn)，其特征在于，包括以下步驟：

(1)將動(dòng)態(tài)核極化弱磁傳感器產(chǎn)生的FID信號經(jīng)過調(diào)理和整形，轉(zhuǎn)換為待測信號；

(2)將時(shí)基信號和步驟(1)得到的待測信號分別輸入FPGA數(shù)字測頻模塊，所述FPGA數(shù)字測頻模塊通過等精度測頻法對時(shí)基信號和待測信號進(jìn)行處理；

(3)通過控制器讀取FPGA數(shù)字測頻模塊的處理結(jié)果，并對步驟(2)處理后的數(shù)據(jù)進(jìn)行頻率計(jì)算和誤差補(bǔ)償，得到FID信號的頻率。

3.根據(jù)權(quán)利要求2所述的基于量化時(shí)延法提高FID信號測頻精度的方法，其特征在于，所述步驟(1)中，動(dòng)態(tài)核極化弱磁傳感器通過高頻振蕩電路的激勵(lì)產(chǎn)生FID信號，所述FID信號輸入信號調(diào)理電路，所述信號調(diào)理電路對FID信號進(jìn)行調(diào)理，并將調(diào)理后的信號輸入滯回比較器，經(jīng)過滯回比較器的整形后得到待測信號。

4.根據(jù)權(quán)利要求3所述的基于量化時(shí)延法提高FID信號測頻精度的方法，其特征在于，所述高頻振蕩電路產(chǎn)生射頻磁場，所述射頻磁場使動(dòng)態(tài)核極化弱磁傳感器中的電子自旋系統(tǒng)共振，所述動(dòng)態(tài)核極化弱磁傳感器內(nèi)有自由基，通過自由基完成電子系統(tǒng)能量到質(zhì)子系統(tǒng)能量的轉(zhuǎn)移，再將質(zhì)子系統(tǒng)能量通過直流脈沖激勵(lì)以產(chǎn)生FID信號。

5.根據(jù)權(quán)利要求3所述的基于量化時(shí)延法提高FID信號測頻精度的方法，其特征在于，所述信號調(diào)理電路對動(dòng)態(tài)核極化弱磁傳感器輸出的FID信號進(jìn)行放大和濾波調(diào)理。

6.根據(jù)權(quán)利要求2所述的基于量化時(shí)延法提高FID信號測頻精度的方法，其特征在于，所述步驟(2)中，時(shí)基信號由晶振電路輸出，所述FPGA數(shù)字測頻模塊的控制信號部分將時(shí)基信號通過可編程分頻器得到參考閘門信號，所述參考閘門信號通過D觸發(fā)器同步待測信號得到實(shí)際閘門信號，所述實(shí)際閘門信號通過另一D觸發(fā)器同步時(shí)基信號得到時(shí)基閘門信號，所述時(shí)基閘門信號為控制信號；

所述FPGA數(shù)字測頻模塊的計(jì)數(shù)部分將時(shí)基信號和實(shí)際閘門信號送入第一計(jì)數(shù)器中，由實(shí)際閘門信號脈沖上升沿之后的時(shí)基信號的第一個(gè)脈沖啟動(dòng)第一計(jì)數(shù)器計(jì)數(shù)，實(shí)際閘門信號下降沿之后的時(shí)基信號的脈沖關(guān)閉第一計(jì)數(shù)器，得到時(shí)基信號的脈沖個(gè)數(shù)；

將待測信號和實(shí)際閘門信號送入第二計(jì)數(shù)器中，由實(shí)際閘門信號脈沖上升沿之后的待測信號的第一個(gè)脈沖啟動(dòng)第二計(jì)數(shù)器計(jì)數(shù)，實(shí)際閘門信號下降沿之后待測信號的脈沖關(guān)閉第二計(jì)數(shù)器，得到待測信號的脈沖個(gè)數(shù)；

所述FPGA數(shù)字測頻模塊的誤差補(bǔ)償部分的兩個(gè)時(shí)間間隔測量單元均以實(shí)際閘門信號作為啟動(dòng)信號，控制信號作為結(jié)束信號，一個(gè)時(shí)間間隔測量單元的D觸發(fā)器選用上升沿觸發(fā)，另一時(shí)間間隔測量單元的D觸發(fā)器選用下降沿觸發(fā)，通過量化時(shí)延法計(jì)算實(shí)際閘門時(shí)間。