[發明專利]一種高性能非精確冗余二進制乘法器的設計方法

有效

• 申請號: 201710001809.X
• 申請日: 2017-01-03
• 公開（公告）號: CN106775577B
• 公開（公告）日: 2019-05-14
• 發明（設計）人: 劉偉強;操天;廖其聰;王成華
• 申請（專利權）人: 南京航空航天大學
• 主分類號: G06F7/533
• 分類號: G06F7/533
• 代理公司: 南京瑞弘專利商標事務所(普通合伙) 32249
• 代理人: 楊曉玲

本發明公開了一種高性能非精確冗余二進制乘法器及其設計方法，該非精確冗余二進制乘法器由非精確Booth編碼單元、精確Booth編碼單元、非精確冗余二進制4?2壓縮器單元、精確冗余二進制4?2壓縮器單元、精確壓縮樹形結構單元以及冗余二進制數到普通二進制數轉換單元組成，其中非精確冗余二進制乘法器乘積的H比特高位是使用精確的Booth編碼單元和精確的冗余4?2壓縮器單元得到的,乘積的L比特低位是使用非精確的Booth編碼單元和非精確的冗余4?2壓縮器單元得到的。本發明是一種新型的高速、低功耗、小面積的乘法器，在實時嵌入式處理和其他低功耗數字電路設計領域具有很廣闊的應用前景。

技術領域：

本發明涉及基于非精確電路設計領域，尤其涉及一種高性能非精確冗余二進制乘法器及其設計方法。

背景技術：

隨著各種移動設備終端的功能體驗不斷豐富和發展，功耗已經成為制約數字集成電路設計發展的一個關鍵問題。工業界對于芯片設計的要求已經從追求高性能和小面積轉變為對性能、面積和功耗的綜合要求。

大量研究表明數字集成電路計算的精確度和功耗呈現出正比的關系，降低計算精確度能達到降低功耗的效果，同時這種能量的節省和功耗的降低是非常明顯的。通過降低計算精確度來實現低功耗的方法和設計理念被稱為非精確計算，非精確計算與現有精確計算系統的最大不同在于：非精確計算系統可以將錯誤限定在可允許的范圍內，并且不需要添加任何錯誤糾正或者補償措施。

現有的精確乘法器面臨著日益嚴峻的實時和低功耗運算的要求，目前已有的普通二進制非精確乘法器由于在高位部分積壓縮的過程中仍需精確壓縮，因而依然存在連續進位的問題，這不利于設計高速并行的乘法器，迫切需要設計新型的高速并行的非精確乘法器來進一步地提高性能并降低功耗。

冗余二進制數是一種有符號數的表示方法，附圖3給出了由普通二進制數生成冗余二進制數的編碼方式。冗余二進制加法器具有連續進位無關的特性和規整的互連結構，冗余二進制加法器的連續進位無關規則保證了冗余二進制數加法運算的時間是一個定值，該值只取決于電路結構本身，而與操作數字長無關。由冗余二進制加法器構成的壓縮器因其進位無關、并行壓縮的特性在乘法器設計的部分積壓縮過程中有很大優勢，在 32位以及64位等較大位寬的非精確乘法器設計中非精確的冗余二進制乘法器速度高、面積小、功耗低的優勢將會體現出來。

發明內容：

本發明所要解決的技術問題是針對嵌入式實時低功耗應用，提供一種高性能非精確冗余二進制乘法器及其設計方法，該乘法器面積小、速度高、功耗低。

本發明采用如下技術方案：

一種高性能非精確冗余二進制乘法器，其特征在于所述乘法器包括：非精確Booth編碼單元、精確Booth編碼單元、非精確冗余4-2壓縮器單元、精確冗余4-2壓縮器單元、精確壓縮樹形結構單元以及冗余二進制數到普通二進制數轉換單元；該乘法器為N bit的乘法器，最終的乘積結果為2N bit位，乘積結果的H bit高位由精確Booth編碼單元和精確冗余4-2壓縮器單元生成；乘積結果的L bit低位由非精確Booth編碼單元和非精確冗余4-2壓縮器單元生成；2N＝H+L，N為乘數和被乘數的位寬；

精確Booth編碼單元根據乘數和被乘數生成普通二進制形式的精確部分積，并將生成的普通二進制精確部分積轉換為冗余二進制精確部分積后傳遞給精確冗余4-2壓縮器單元；

非精確Booth編碼單元根據乘數和被乘數生成非精確部分積，并將生成的普通二進制非精確部分積轉換為冗余二進制非精確部分積后傳遞給非精確冗余4-2壓縮器單元；

精確壓縮樹形結構單元用于消除在普通二進制精確部分積轉換為冗余二進制精確部分積和普通二進制非精確部分積轉換為冗余二進制非精確部分積的過程中，由最后兩行普通二進制部分積轉換為冗余二進制部分積時產生的多余修正序列；