[發明專利]動態觸發式靜電放電單元

有效

• 申請號: 201680090454.X
• 申請日: 2016-12-26
• 公開（公告）號: CN110402493B
• 公開（公告）日: 2023-01-13
• 發明（設計）人: 安東尼奧·加萊拉諾;戴顯治
• 申請（專利權）人: 德州儀器公司
• 主分類號: H01L23/60
• 分類號: H01L23/60
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 林斯凱

1.一種靜電放電ESD保護電路，其包括：

有源分流晶體管，其被配置成耦合在第一輸入/輸出I/O墊與參考電壓之間；

第一下拉晶體管，其包含柵極及源極，其中所述第一下拉晶體管的所述源極被配置成連接到所述參考電壓；及

第二下拉晶體管，其包含柵極及漏極，其中所述第二下拉晶體管的所述柵極連接到所述第一下拉晶體管的所述柵極，且所述第二下拉晶體管的所述漏極耦合到所述第一I/O墊；

其中所述第一下拉晶體管及所述第二下拉晶體管處于隔離深n阱的分離隔離槽中。

2.根據權利要求1所述的ESD保護電路，其進一步包括包含柵極、源極及漏極的觸發晶體管，其中所述觸發晶體管的所述柵極及所述源極被配置成連接到所述參考電壓，且所述觸發晶體管的所述漏極連接到所述第一I/O墊。

3.根據權利要求2所述的ESD保護電路，其中所述觸發晶體管的所述柵極連接到所述第二下拉晶體管的所述漏極。

4.根據權利要求1所述的ESD保護電路，其中所述隔離深n阱連接到第二I/O墊。

5.根據權利要求4所述的ESD保護電路，其中在所述第一I/O墊上發生ESD應力事件后，由所述第一下拉晶體管形成第一寄生NPN晶體管，且由所述第二下拉晶體管形成第二寄生NPN晶體管。

6.根據權利要求5所述的ESD保護電路，其中所述第二寄生NPN晶體管在所述ESD應力事件期間是斷開的。

7.根據權利要求6所述的ESD保護電路，其中在所述ESD應力事件期間，電流并不流過所述第一寄生NPN晶體管。

8.根據權利要求1所述的ESD保護電路，其中所述第二下拉晶體管的源極連接到所述第一下拉晶體管的漏極。

9.根據權利要求1所述的ESD保護電路，其中所述有源分流晶體管、所述第一下拉晶體管及所述第二下拉晶體管為n型金屬氧化物半導體NMOS晶體管。

10.一種集成電路，其包括：

第一輸入/輸出I/O墊及第二I/O墊，所述第一及第二I/O墊連接到主機邏輯且為所述主機邏輯提供輸入及輸出連接；及

靜電放電ESD保護電路，其耦合到所述第一及第二I/O墊，所述ESD保護電路包含：

有源分流晶體管，其被配置成耦合在所述第一I/O墊與參考電壓之間；

第一下拉晶體管，其連接到所述參考電壓；及

第二下拉晶體管，其連接到所述第一下拉晶體管及所述第一I/O墊；

其中所述第一下拉晶體管及所述第二下拉晶體管處于隔離深n阱的分離隔離槽中。

11.根據權利要求10所述的集成電路，其中所述ESD保護電路進一步包含觸發晶體管，其被配置成連接到所述第一I/O墊、所述有源分流晶體管及所述第一下拉晶體管。

12.根據權利要求11所述的集成電路，其中：

所述觸發晶體管的柵極通過電阻器連接到所述第二下拉晶體管的漏極及所述參考電壓；且

所述觸發晶體管的漏極連接到所述第一I/O墊。

13.根據權利要求11所述的集成電路，其中所述有源分流晶體管、所述第一下拉晶體管、所述第二下拉晶體管及所述觸發晶體管為n型金屬氧化物半導體NMOS晶體管。

14.根據權利要求10所述的集成電路，其中：

所述有源分流電阻器的漏極連接到所述第一I/O墊；且

所述有源分流電阻器的柵極及源極連接到所述參考電壓。