[發明專利]自-對準柵極邊緣三柵極和finFET器件

有效

• 申請號: 201680087349.0
• 申請日: 2016-07-01
• 公開（公告）號: CN109417094B
• 公開（公告）日: 2022-10-21
• 發明（設計）人: S.S.廖;B.古哈;T.加尼;C.N.凱尼恩;L.P.古勒
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L29/78
• 分類號: H01L29/78
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 姜冰;楊美靈

描述了自?對準柵極邊緣三柵極和finFET器件以及制作自?對準柵極邊緣三柵極和finFET器件的方法。在示例中，半導體結構包括被部署在襯底以上并且突出穿過溝槽隔離區域的最上方表面的多個半導體鰭。柵極結構被部署在所述多個半導體鰭之上。所述柵極結構限定所述多個半導體鰭的每個中的溝道區域。源極和漏極區域是在所述多個半導體鰭的每個的所述溝道區域的相對端，在所述柵極結構的相對側。所述半導體結構還包括多個柵極邊緣隔離結構。所述多個柵極邊緣隔離結構的各個柵極邊緣隔離結構與所述多個半導體鰭的各個半導體鰭交替。

技術領域

本發明的實施例是在半導體器件和處理的領域中，并且具體來說，是自-對準柵極邊緣三柵極和finFET器件以及制作自-對準柵極邊緣三柵極和finFET器件的方法。

背景技術

對于過去幾十年，集成電路中特征的定標（scaling）已經是日益發展的半導體工業背后的驅動力。定標成越來越小的特征能夠實現半導體芯片的有限基板面（realestate）上的功能性單元的增加的密度。例如，縮小的晶體管大小考慮到了芯片上增加數量的存儲器或邏輯器件的合并，這加快（lend to）具有增加容量的產品的制作。然而，針對越來越多的容量的驅動力并不是沒有問題。對優化每個器件的性能的必要性變得日益顯著。

在集成電路器件的制造中，諸如三柵極晶體管的多柵極晶體管已經變得更加普遍（隨著器件尺寸持續按比例縮減）。在常規處理工藝中，三柵極晶體管通常被制作在塊體硅襯底或絕緣體上硅（silicon-on-insulator）襯底上。在一些實例中，塊體硅襯底是優選的，由于其低成本并且因為它們能夠實現不太復雜的三柵極制作處理工藝。

然而，定標多柵極晶體管并非毫無后果。隨著微電子電路的這些基本構件塊的尺寸減小并且隨著在給定區域中制作的基本構件塊的絕對數量增加，關于被用來圖案化這些構件塊的平面印刷處理工藝的限制已經變得壓倒性的。具體來說，在半導體堆疊中圖案化的特征的最小尺寸（臨界尺寸）與在此類特征之間留的間隔之間可存在權衡。

附圖說明

圖1示出了包括適配端到端留的間隔的基于鰭的半導體器件的布局的平面視圖。

圖2A-2D示出在常規finFET或三柵極處理工藝制作方案中的重要性的處理工藝操作的橫截面視圖。

圖3A-3D示出在用于finFET或三柵極器件的自-對準柵極邊緣處理工藝制作方案中的重要性的處理工藝操作的橫-截面視圖

圖4A-4C示出了常規finFET或三柵極結構的各種平面圖和橫截面視圖。

圖5示出了依照本發明的實施例的使用自-對準柵極邊緣處理工藝制作方案來制作的finFET或三柵極器件的橫截面視圖。

圖6A-6F示出了依照本發明的實施例的用于finFET或三柵極器件的另一個自-對準柵極邊緣處理工藝制作方案中的重要性的處理工藝操作的橫截面視圖。

圖7A-7F示出了依照本發明的實施例的用于finFET或三柵極器件的另一個自-對準柵極邊緣處理工藝制作方案中的重要性的處理工藝操作的橫-截面視圖。

圖8A示出了依照本發明的實施例的具有自-對準柵極邊緣隔離的非平坦半導體器件的橫截面視圖。

圖8B示出了依照本發明的實施例的沿圖8A的半導體器件的a-a’軸來截取的平面圖。

圖9A-9C示出了依照本發明的實施例的用于finFET或三柵極器件的另一個自-對準柵極邊緣處理工藝制作方案中的重要性的處理工藝操作的橫截面視圖。

圖10示出了依照本發明的實施例的一個實現的計算裝置。

圖11示出了包括本發明的一個或多個實施例的插入器。

具體實施方式