[發明專利]芯片級封裝的具有金屬填充的深沉降區觸點的功率MOSFET

有效

• 申請號: 201680086101.2
• 申請日: 2016-06-30
• 公開（公告）號: CN110520999B
• 公開（公告）日: 2023-09-29
• 發明（設計）人: 劉運龍;楊紅;H·林;呂天平;鄒勝;Q·賈;熊育飛
• 申請（專利權）人: 德州儀器公司
• 主分類號: H01L29/417
• 分類號: H01L29/417;H01L29/78;H01L21/311;H01L21/768
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 林斯凱

一種形成包含功率半導體裝置的IC(180)的方法包含：提供襯底(100)，所述襯底在其上具有外延層(150)，所述外延層具有形成于其中的被金屬前電介質PMD層(118)覆蓋的至少一個晶體管(160)。從接觸開口蝕刻穿過所述PMD到所述外延層中以形成延伸到所述裝置的第一節點的沉降區溝槽。沉積金屬填充材料(128b)以覆蓋所述沉降區溝槽的側壁和底部，但不完全填充所述沉降區溝槽。在所述金屬填充材料上方沉積電介質填料層(128c)以填充所述沉降區溝槽。移除所述電介質填料層的覆蓋層區域，在所述覆蓋層區域中的所述金屬填充材料的表面上停止以形成沉降區觸點(128)。形成圖案化互連金屬，從而在所述互連金屬與所述沉降區溝槽的所述側壁上的金屬填充材料之間提供連接。

技術領域

所揭示的實施例涉及垂直功率半導體裝置。

背景技術

在功率集成電路(IC)中，大功率晶體管經常占據芯片面積的主要部分。垂直大功率裝置比水平大功率裝置占據的面積小，但需要觸點將電流從掩埋式漏極或掩埋式集電極運送到襯底表面。通常，通過在一系列不同的能量處植入摻雜劑形成沉降區觸點，以形成從襯底的頂表面向下延伸到掩埋式漏極或掩埋式集電極的高摻雜擴散柱。即使在操作期間有沉降區觸點擴散，但當大電流流經擴散柱時，可能出現明顯的電壓降，這可以限制垂直大功率晶體管的性能。

為了提高性能，IC上的一些裝置要求低接觸電阻。通常為了減小接觸電阻，增大擴散面積并且形成多個觸點以進行擴散。這增加IC的面積并且還可以增加擴散電容，這可能降低IC的性能。

發明內容

提供本發明內容以便以簡化形式介紹在下文中在包含所提供的附圖的具體實施方式中進一步描述的所揭示概念的簡要集合。本發明內容不旨在限制所主張的主題的范圍。

在功率場效應晶體管(FET)芯片級封裝(CSP)裝置中，公認的是，通常需要從裝置的頂表面向下延伸到掩埋式漏極(對于金屬氧化物半導體場效應晶體管(MOSFET))或掩埋式集電極(對于雙極型裝置)的深的低電阻沉降區觸點以提供到裝置的頂表面的低電阻連接。這使所有裝置端子能夠以焊料凸塊(例如，鍵合焊盤上的凸塊)的形式處于管芯的頂表面上。對于中壓功率FET裝置來說，公認的是，已知的沉降區觸點工藝由于由小臨界尺寸(CD)和沉降區觸點的深度為至少數μm產生的高電阻而不再足以產生中壓產品設計所需的低接通(ON)電阻。由于用于支撐中壓產品的較厚外延層(epi)而可能需要很深的沉降區觸點(5μm)(例如，對于40V額定裝置，epi的厚度可以為約5.8μm，并且對于60V額定裝置，epi更厚，如厚度為約7.2μm)。

所揭示的實施例包含形成沉降區觸點的方法，所述方法使用金屬填充材料加工僅部分地填充沉降區溝槽，然后是內部電介質填料層(例如，旋涂玻璃(SOG)和/或其它電介質材料)沉積工藝以完成對沉降區溝槽的填充。金屬填充材料提供低電阻觸點，因為電接觸是沿著沉降區觸點的整個側壁區域和底部進行的，而內部電介質填料獨立于沉降區深度和沉降區面積而執行基本上完全填充沉降區觸點的功能。

當使用已知的深沉降區觸點工藝時，特別是當觸點大小很大且深度顯著增加時，這種加工實現顯著較寬且較深的沉降區觸點，所述沉降區觸點克服觸點金屬(例如，W)填充——包含半導體(例如，Si)側壁屏障層覆蓋和金屬縫(空隙區域)的已知挑戰。所揭示的方法還可以將沉降區觸點的深度擴展到更廣的范圍，并且仍然可以提供低電阻以滿足各種不同的產品設計需求。更一般地，所揭示的方法可以提供覆蓋寬范圍的深度的沉降區觸點以滿足不同的FET或雙極設計要求。

附圖說明

現在將參考附圖，附圖不一定按比例繪制，在附圖中：

圖1是根據實例實施例的集成電路(IC)的橫截面圖，所述集成電路具有包含所揭示的沉降區觸點的實例功率N溝道金屬氧化物半導體(NMOS)晶體管。

圖2是包含所揭示的沉降區觸點的實例功率NMOS晶體管的橫截面圖。

圖3是包含所揭示的沉降區觸點的實例功率NMOS晶體管的橫截面圖。