[發明專利]非線性信號處理中的噪聲減少

有效

• 申請號: 201680056640.1
• 申請日: 2016-09-15
• 公開（公告）號: CN108141203B
• 公開（公告）日: 2021-11-30
• 發明（設計）人: F·阿爾法埃馬利克扎德;M·阿利阿默德
• 申請（專利權）人: 美高森美半導體無限責任公司
• 主分類號: H03K3/013
• 分類號: H03K3/013;G06F1/04
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 周敏;錢孟清

一種用于減小由非線性處理元件引入到數字信號中的抖動的方法涉及向包括第一非線性處理元件的第一信號路徑應用表示該數字信號的輸入字，以及向包括第二非線性處理元件的第二信號路徑應用該輸入字的互補版本。共模顫動信號被注入在非線性處理元件上游的每條信號路徑。非線性處理元件的輸出被組合以產生共模顫動信號被移除的共同輸出。

發明領域

本發明涉及數字信號處理領域，尤其涉及用于減少因數字信號處理系統中的非線性引起的量化噪聲的創新顫動技術。本發明一般應用于其中抖動由非線性處理元件引入數字信號的數字系統，并且尤其應用于由數值控制式振蕩器中的截短器和Δ-Σ轉換器引入的抖動。

發明背景

數字頻率合成技術被廣泛用于不同系統中，從而以較大靈活性生成準確的時鐘頻率。在此類系統的中心，通常存在一個(或多個)數字控制式振蕩器(DCO)或數值控制式振蕩器(NCO)。如圖1所示，這些振蕩器基本上包括數字累加器，其針對頻率選擇字(FSW)輸入所設置的期望輸出頻率生成瞬時相位(Φ)。該累加器通過系統時鐘來控制。在每個系統時鐘循環上，累加器將先前累加的值與當前頻率選擇字FSW相加以生成輸出相位字φ。

累加器內容往往被用在下流塊中以表示信號的相位。例如，在直接數字頻率合成系統(DDFS)中，由累加器輸出的瞬時相位(Φ)驅動數模轉換器(DAC)生成良好成形的輸出信號或者它可以在相移器中被用來移動另一時鐘的相位。

NCO或DCO的準確性取決于累加器中的寄存器寬度(N)；累加器中的比特數越大，經合成的頻率的準確度越高。例如，24到48比特之間的寄存器寬度一般被用來生成非常準確的頻率。

由于在下游塊中處理較大數目的比特是不切實際的，因此僅保留幾個最高有效比特(M)并丟棄其余比特。該功能由圖1中所示的量化器執行，量化器在該情形中通過丟棄N-M個最低有效比特來截短累加器輸出處的相位字。

截短是非線性機制，其在模擬信號的頻率譜中生成偽分量。所生成的偽分量增大了抖動(其基于經截短的相位與NCO/DCO的輸出相位之差(φ₁-φ)來定義。所生成的毛刺實際上是因截短導致的量化噪聲并且在圖2中示出。

相位字的截短由此向原始累加器輸出添加了噪聲。由此減小毛刺功率而不增大截短后的比特數目是高度期望的。

關于減少截短噪聲存在數種不同的技術。它們通常基于隨機化和/或噪聲成形概念。隨機化通常通過注入顫動信號以擾亂周期性并且展開頻域中的毛刺來執行。顫動信號在截短之前添加到相位值。隨機序列和確定性信號兩者均已被用于顫動。此類技術以添加更多噪聲和提升噪聲本底為代價來將毛刺功率展開在更廣的頻帶上。后濾波可以緩解該問題，但往往是不切實際和/或不高效的。

不同的辦法基于噪聲成形，往往使用Δ-Σ調制器，其中毛刺功率從感興趣的頻帶中推出。為了使此類方法更高效，往往要求較大的過采樣率，其往往因真實電路的速度限制而不可能。

發明概要

本發明的各實施例提供了用于減少NCO、DCO和頻率合成器中的因非線性(諸如，截短和量化)而產生的噪聲的方法和裝置。一般而言，信號穿過兩條(或更多條)互補路徑，其中它被添加到共模顫動信號，共模顫動信號在穿過非線性功能之后通過簡單的加法或減法來移除。

本發明的各實施例采用了一種顫動以減小帶內毛刺功率并移除附加噪聲而無需任何特殊濾波的創新方法。此類實施例可提供減小抖動而沒有額外噪聲懲罰的高效方式。該發明適用于軟件和硬件實現兩者。