[發明專利]具有減少轉換時間的分段逐次逼近寄存器（SAR）模數轉換器（ADC）

在審

• 申請號: 201680056521.6
• 申請日: 2016-08-30
• 公開（公告）號: CN108141221A
• 公開（公告）日: 2018-06-08
• 發明（設計）人: O·拉杰;戴亮;G·基蘭
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03M1/18
• 分類號: H03M1/18;H03M1/10;H03M1/38
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;張寧

1.一種模數轉換器(ADC)，包括：

多個逐次逼近寄存器(SAR)ADC電路，每個逐次逼近寄存器ADC電路與用于所述ADC的電壓范圍的不同電壓范圍分段相關聯，每個SAR ADC電路被配置用于：

接收輸入至所述ADC的模擬信號；以及

基于所述模擬信號來輸出數字信號，當所述模擬信號的電壓電平在與所述SAR ADC電路相關聯的分段內時，所述數字信號表示所述模擬信號的電壓電平。

2.根據權利要求1所述的ADC，進一步包括被配置用于基于所述數字信號中的一個或多個數字信號來產生所述ADC的數字輸出，所述數字信號中的一個或多個數字信號表示由所述多個SAR ADC電路中的一個或多個SAR ADC電路輸出的所述模擬信號的電壓電平以及與其相關聯的所述一個或多個分段。

3.根據權利要求1所述的ADC，其中，每個SAR ADC電路進一步被配置用于：當所述模擬信號的電壓電平在與所述SAR ADC電路相關聯的分段外時，使得所述數字信號接軌。

4.根據權利要求1所述的ADC，其中，所述分段包括所述電壓范圍的均等部分。

5.根據權利要求1所述的ADC，其中，基于所述模擬信號的電壓電平小于或大于在所述分段中的與所述多個SAR ADC電路中的第二SAR ADC電路相關聯的一個分段內的電壓閾值，解激勵所述多個SAR ADC電路中的第一SAR ADC電路。

6.根據權利要求5所述的ADC，其中：

所述分段中的與所述第二SAR ADC電路相關聯的所述一個分段具有比所述分段中的與所述第一SAR ADC電路相關聯的另一分段低的電壓范圍；以及

基于所述模擬信號的所述電壓電平小于在所述分段中的與所述第二SAR ADC電路相關聯的所述一個分段內的所述電壓閾值，解激勵所述第一SAR ADC電路。

7.根據權利要求1所述的ADC，其中，所述分段中的與所述多個SAR ADC電路中的第一SAR ADC電路相關聯的一個分段的一部分與所述分段中的與所述多個SAR ADC電路中的第二SAR ADC電路相關聯的另一分段疊置。

8.根據權利要求7所述的ADC，其中，所述部分是所述ADC的解析電壓。

9.根據權利要求1所述的ADC，進一步包括校準電路，被配置用于校準在所述多個SARADC電路之間的一個或多個偏移，從而所述分段中的與所述多個SAR ADC電路中的第一SARADC電路相關聯的一個分段的一部分和所述分段中的與所述多個SAR ADC電路中的第二SARADC電路相關聯的另一分段疊置，其中所述部分是所述ADC的解析電壓。

10.根據權利要求9所述的ADC，其中，所述校準電路被配置為基于由所述第一SAR ADC電路和所述第二SAR ADC電路輸出的數字信號來校準所述一個或多個偏移。

11.根據權利要求10所述的ADC，其中：

所述分段中的與所述第二SAR ADC電路相關聯的所述另一分段具有比所述分段中的與所述第一SAR ADC電路相關聯的所述一個分段低的電壓范圍；以及

所述校準電路被配置為使用以下項來校準所述偏移：

確定由所述第一SAR ADC電路輸出的數字信號表示在所述分段中的與所述第一SARADC電路相關聯的所述一個分段內的最小電壓并且由所述第二SAR ADC電路輸出的數字信號表示在所述分段中的與所述第二SAR ADC電路相關聯的所述另一分段內的最大電壓；以及

基于所述確定，進行以下項中的至少一項：減小對應于所述第一SAR ADC電路的電壓偏移，或者增大對應于所述第二SAR ADC電路的電壓偏移。