[發明專利]具有時間交織（TI）或兩步逐次逼近寄存器（SAR）量化器的Δ-Σ模數轉換器（ADC）

在審

• 申請號: 201680056056.6
• 申請日: 2016-08-24
• 公開（公告）號: CN108141223A
• 公開（公告）日: 2018-06-08
• 發明（設計）人: O·拉杰;韓昌石;戴亮;S·A·米雷杰;G·基蘭
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03M3/00
• 分類號: H03M3/00;H03M1/46;H03M1/10
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華;崔卿虎

1.一種Δ-Σ調制器，包括：

具有節點的回路；

第一逐次逼近寄存器(SAR)模數轉換器(ADC)，被選擇性地包含到所述回路中；以及

第二SAR ADC，被選擇性地包含到所述回路中，所述第一SAR ADC和所述第二SAR ADC被配置為交替地對所述節點進行采樣。

2.根據權利要求1所述的Δ-Σ調制器，其中所述第一SAR ADC和所述第二SAR ADC中的每一個具有所述Δ-Σ調制器的完整時鐘周期用于轉換。

3.根據權利要求1所述的Δ-Σ調制器，進一步包括：

加法器；以及

額外回路延遲(ELD)電路，其中所述加法器的輸出與所述節點連接，其中所述加法器的第一輸入被包含到所述回路中，并且其中所述加法器的第二輸入與所述ELD電路的輸出連接。

4.根據權利要求3所述的Δ-Σ調制器，其中所述ELD電路的輸入耦合到所述回路的另一節點，所述另一節點選擇性地與所述第一SAR ADC的輸出或所述第二SAR ADC的輸出連接。

5.根據權利要求4所述的Δ-Σ調制器，進一步包括：

第一開關，被配置為在第一階段期間選擇性地將所述第一SAR ADC的輸入與所述節點連接；以及

第二開關，被配置為在第二階段期間選擇性地將所述第二SAR ADC的輸入與所述節點連接。

6.根據權利要求5所述的Δ-Σ調制器，進一步包括：

第三開關，被配置為在第三階段期間選擇性地將所述第二SAR ADC的輸出與所述另一節點連接；以及

第四開關，被配置為在第四階段期間選擇性地將所述第一SAR ADC的輸出與所述另一節點連接。

7.根據權利要求6所述的Δ-Σ調制器，其中所述第三階段在所述第一階段開始之后并且在所述第二階段開始之前開始，并且其中所述第四階段在所述第二階段開始之后開始。

8.根據權利要求6所述的Δ-Σ調制器，其中所述第一SAR ADC包括被配置為在所述第四階段期間校準所述第一SAR ADC的偏移的校準電路，并且其中所述第二SAR ADC包括被配置為在所述第三階段期間校準所述第二SAR ADC的偏移的校準電路。

9.根據權利要求6所述的Δ-Σ調制器，進一步包括：

第一ELD數模轉換器(DAC)，具有經由第五開關選擇性地與所述第一SAR ADC的輸出連接的輸入和與所述第二SAR ADC的輸入連接的輸出，其中所述第五開關在所述第四階段期間閉合；以及

第二ELD DAC，具有經由第六開關選擇性地與所述第二SAR ADC的輸出連接的輸入和與所述第一SAR ADC的輸入連接的輸出，其中所述第六開關在所述第三階段期間閉合。

10.一種采樣輸入信號的方法，包括：

從所述輸入信號中減去Δ-Σ調制器中的回路的反饋以生成差信號；

在所述回路的一部分中處理所述差信號以生成經處理的信號；以及

經由將第一逐次逼近寄存器(SAR)模數轉換器(ADC)和第二SAR ADC選擇性地包含到所述回路中來交替地采樣所述經處理的信號。

11.根據權利要求10所述的方法，其中所述第一SAR ADC和所述第二SAR ADC中的每一個具有所述Δ-Σ調制器的完整時鐘周期用以收斂。

12.根據權利要求10所述的方法，其中所述處理包括：

交替地基于所述第一SAR ADC的輸出和所述第二SAR ADC的輸出來生成額外回路延遲(ELD)信號；以及

從所述回路中的回路信號中減去所述ELD信號以生成所述經處理的信號。