[發明專利]用于存儲器的頻率重置的系統、方法和裝置

在審

• 申請號: 201680044540.7
• 申請日: 2016-06-02
• 公開（公告）號: CN107851075A
• 公開（公告）日: 2018-03-27
• 發明（設計）人: E·喬斯;王濤
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 北京市金杜律師事務所11256
• 代理人: 王茂華,羅利娜

相關申請的交叉引用

本專利申請要求于2015年7月31日提交的題為“SYSTEMS，METHODS，AND APPARATUS FOR FREQUENCY RESET OF A MEMORY”的美國臨時專利申請No.62/199,639的權益，該專利申請被轉讓給本申請的受讓人并且明確地通過引用而整體并入本文。

技術領域

本公開總體上涉及雙倍數據速率(DDR)存儲器系統，并且更具體地但不排他地，涉及動態隨機存取存儲器(DRAM)DDR系統。

背景技術

高速DRAM(諸如用于移動設備應用)使用頻率設定點(FSP)來在寬頻率范圍內操作DRAM IO引腳。提供了兩個操作點(FSP0和FSP1)，并且片上系統(SoC)可以基于操作頻率來使用其中任何一個操作點，以控制通過IO引腳的、SoC與DRAM之間的通信。例如，FSP0可以涵蓋從0到1GHz的操作，而FSP1可以涵蓋從1GHz到2GHz的操作。這支持多個操作設置，每個操作設置針對特定頻帶而被微調。目前，FSP的標準操作以JEDEC JESD209-4LPDDR4行業標準為指導。在上電時，SoC默認為FSP0，其具有默認設置以在無端接的低頻環境下進行操作。在時鐘頻率切換期間，需要特定的FSP切換序列來在FSP之間進行切換。

在使用DRAM作為系統存儲器的多核處理器系統中，DRAM經常用于在導致系統停機的災難性事件中存儲崩潰日志。這些事件通常由系統中的過期看門狗定時器(基于硬件或軟件的)或由重置開關的手動應用來觸發。系統需要將崩潰日志清空到DRAM中，并且重置SoC以在稍后讀出崩潰日志以用于進一步調試調查。在這個系統刷新期間，DRAM在SoC重置期間進入自刷新(SR)狀態，以保持DRAM內容。當SoC被重置時，它進入上電狀態，在該狀態下，它認為DRAM處于FSP0。系統崩潰可能發生在任何給定的頻率，因此DRAM可能處于FSP0或FSP1。由于IO設置失配(片上端接(ODT)信號、驅動器強度等)，SoC與DRAM之間在FSP設置上的這種失配將導致SoC失去與DRAM的可靠通信。這種失配防止DRAM產生自刷新和使用模式寄存器寫入命令來重置FSP。在這種情況下，駐留在DRAM中的崩潰日志將會丟失，這嚴重影響了導致崩潰的系統事件的調試和根本原因分析。JEDECJESD209-4LPDDR4目前還沒有解決這個問題的方法。

因此，需要改進傳統方法的系統、裝置和方法，包括由此提供的有助于防止重置事件期間的FSP失配的改進方法、系統和裝置。

發明內容

以下呈現涉及與本文中公開的裝置和方法相關聯的一個或多個方面和/或示例的簡化概述。因此，以下概述不應當被認為是與所有預期方面和/或示例有關的廣泛概要，以下概述也不應當被認為是標識與所有預期的方面和/或示例有關的關鍵或重要的元素或者界定與任何特定方面和/或示例相關聯的范圍。因此，以下概述的唯一目的是在下文給出具體實施方式之前以簡化的形式呈現涉及與本文中公開的裝置和方法有關的一個或多個方面和/或示例的某些概念。

在一個方面，一種用于第一存儲器的頻率重置的方法，包括：當處理器以第一頻率設定點處操作并且第一存儲器以第一頻率設定點處操作時，由處理器發出重置命令；由處理器向第一存儲器發出自刷新命令，自刷新命令包括頻率重置條目；將處理器設置在第二頻率設定點；由處理器發出用以將第一存儲器設置在第二頻率設定點的寄存器寫入命令；以及將第一存儲器設置在第二頻率設定點。

在另一方面，一種非暫態計算機可讀介質，包含用于使處理器執行過程的程序指令，該過程包括：當處理器以第一頻率設定點操作并且第一存儲器以第一頻率設定點操作時發出重置命令；向第一存儲器發出自刷新命令，自刷新命令包括頻率重置條目；將處理器設置在第二頻率設定點；發出用以將第一存儲器設置在第二頻率設定點的寄存器寫入命令；以及將第一存儲器設置在第二頻率設定點。