[發明專利]用于膜沉積的脈沖化等離子體

有效

• 申請號: 201680014686.7
• 申請日: 2016-03-17
• 公開（公告）號: CN107430992B
• 公開（公告）日: 2022-07-01
• 發明（設計）人: 薛君;盧多維克·戈代;斯里尼瓦斯·內曼尼;邁克爾·W·斯托厄爾;起威·梁;小道格拉斯·A·布池貝爾格爾
• 申請（專利權）人: 應用材料公司
• 主分類號: H01L21/205
• 分類號: H01L21/205;H01L21/316;H01L21/318
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 徐金國;趙靜

本案中提供處理基板的方法。在一些實施方式中，處理設置在處理腔室中的基板的方法包括：(a)通過將基板暴露于第一反應性物種和第一前驅物而在基板上沉積材料層，所述第一反應性物種由遠程等離子體源產生，其中所述第一反應性物種與所述第一前驅物反應；及(b)通過將基板暴露于等離子體而處理全部或大體上全部的沉積材料層，所述等離子體在處理腔室內由第二等離子體源產生；其中遠程等離子體源或第二等離子體源中的至少之一被脈沖化以控制沉積周期及處理周期。

技術領域

本揭示案的實施方式總體上關于沉積工藝，如化學氣相沉積(chemical vapordeposition；CVD)，且更特定而言關于材料在基板上的沉積的改良。

背景技術

集成電路(integrated circuit；IC)已演化為復雜電路系統，該電路系統可在芯片上包括數百萬個部件。芯片設計的演化持續需要更快的電路系統及更大的電路密度。對更大電路密度的需求轉而需要減小集成電路部件的大小，包括減小包括集成電路部件的特征的尺寸。

集成電路部件的減小的特征尺寸已在這些部件的制造方面表現出新問題。更小特征往往具有更大深寬比，使得特征更難以由在后續處理期間沉積的材料進行填充。此外，特征尺寸減小亦限制集成電路可經受較高溫(例如高于450℃)工藝的總時長，該總時長被稱為熱預算。減小的熱預算限制允許沉積材料回流以填充更大深寬比特征的時間。

因此，已開發用以沉積具有更大流動能力的膜的工藝。然而，這種沉積的膜往往使用沉積后處理以改良沉積膜的品質。本發明人已注意到，額外的沉積后處理往往在更高溫度下執行，且不期望地消耗部分熱預算，從而減少集成電路的制造的其他步驟中可用的剩余熱預算。本發明人進一步注意到，沉積后處理往往包括更高能的工藝，這些工藝能損害器件特征的結構。

因此，本發明人已提供改良的方法，這些方法用于在基板上沉積具有改良的膜品質的材料。

發明內容

本案中提供處理基板的方法。在一些實施方式中，處理設置于處理腔室中的基板的方法包括：(a)通過將基板暴露于反應性物種和第一前驅物而在所述基板上沉積材料層，所述反應性物種由遠程等離子體源產生，其中所述反應性物種與所述第一前驅物反應；及(b)通過將所述基板暴露于等離子體而處理全部或大體上全部的沉積材料層，所述等離子體在所述處理腔室內由第二等離子體源產生；其中所述遠程等離子體源或所述第二等離子體源中的至少之一被脈沖化以控制沉積周期及處理周期。

在一些實施方式中，在設置于基板支撐臺座頂部上的基板上沉積材料的方法包括：(a)通過將基板暴露于反應性物種和第一前驅物而在所述基板上沉積材料層，所述反應性物種由遠程等離子體源產生，其中所述反應性物種與所述第一前驅物反應；(b)通過將所述基板暴露于等離子體而處理全部或大體上全部的沉積材料層，所述等離子體在所述處理腔室內由第二等離子體源產生；其中所述遠程等離子體源被脈沖化達第一時間段，且所述第二等離子體源在所述第一時間段的同時被脈沖化達第二時間段；及(c)重復(a)及(b)直至在基板上沉積及處理預定厚度的材料，其中在(a)至(c)期間基板支撐臺座的溫度控制在從約-150℃至約500℃。

在一些實施方式中，非暫時性計算機可讀介質中儲存有指令，這些指令在執行時使得執行用于處理設置于處理腔室中基板支撐臺座頂部上的基板的方法。所述方法可包括本案中揭示的實施方式中的任何實施方式。

本揭示案的其他及進一步的實施方式在下文描述。

附圖說明

本揭示案的實施方式在上文簡要概述并在下文中更詳細地論述，這些實施方式可通過參看附圖中繪示的本揭示案的說明性實施方式而理解。然而，附圖僅圖示本揭示案的典型實施方式，因此將不被視作對本揭示案的范圍的限制，因為本揭示案可允許其他同等有效的實施方式。

圖1是依據本揭示案的一些實施方式的用于處理基板的方法的流程圖。

圖2A-2I繪示依據本揭示案的一些實施方式的用于處理基板的方法的功率對時間圖。