[發明專利]帶隙電壓產生

有效

• 申請號: 201680009663.7
• 申請日: 2016-03-21
• 公開（公告）號: CN107209528B
• 公開（公告）日: 2019-05-07
• 發明（設計）人: 敘布拉投·羅伊
• 申請（專利權）人: 德州儀器公司
• 主分類號: G05F3/16
• 分類號: G05F3/16
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 林斯凱

在所描述實例中，帶隙參考電壓產生器包含第一雙極結晶體管(PNP1)及第二雙極結晶體管(PNP2)。所述第二晶體管(PNP2)以比所述第一晶體管(PNP1)的每單位射極面積電流低的每單位射極面積電流進行偏置。因此，所述第一晶體管(PNP1)的基極到射極電壓高于所述第二晶體管(PNP2)的基極到射極電壓，且在所述第一晶體管(PNP1)的基極處相對于所述第二晶體管(PNP2)的基極產生ΔVBE。第一分壓器(R1/R2)在第一中心節點處產生VBE的經分壓電壓(分數VBE)。通過閉合環路反饋動作(經由420)而將所述分數VBE加到所述第一晶體管(PNP1)的VBE及從所述第二晶體管(PNP2)的VBE減去以在第二晶體管(PNP2)的所述基極處產生經溫度補償參考電壓。可通過使用第二晶體管(PNP2)的所述基極處的電阻分壓器(R4/R3)而將所述參考電壓放大到較高電壓電平(VRGB)。

背景技術

集成電路的許多應用體現于高度集成系統(例如單芯片系統(SoC))內。在這些應用中的一些應用中，SoC需要從低供電電壓工作且消耗相對低電力量。在此類應用中，SoC并入有在SoC的睡眠模式期間啟用的功能(例如喚醒檢測功能)。在此類睡眠模式中，各種電池或系統監測應用“接通”，且因此經設計為從低電壓工作以節省電力。幾乎所有這些SoC具有用以提供恒定電壓參考的帶隙參考電路。此類帶隙參考電路通常需要具有產生準確參考電壓(甚至在低供電電壓下)的能力。

發明內容

在所描述實例中，帶隙參考電壓產生器包含第一雙極結晶體管及第二雙極結晶體管。所述第二晶體管以比所述第一晶體管的每單位射極面積電流低的每單位射極面積電流進行偏置。因此，所述第一晶體管的基極到射極電壓高于所述第二晶體管的基極到射極電壓，且在所述第一晶體管的基極處相對于所述第二晶體管的基極產生ΔVBE。第一分壓器在第一中心節點處產生VBE的經分壓電壓(分數VBE)。通過閉合環路反饋動作而將所述分數VBE加到所述第一晶體管的VBE及從所述第二晶體管的VBE減去以在第二晶體管的所述基極處產生經溫度補償參考電壓。可通過使用第二晶體管的所述基極處的電阻分壓器而將所述參考電壓放大到較高電壓電平。

附圖說明

圖1展示根據實例性實施例的說明性電子裝置。

圖2是帶隙電路的示意圖。

圖3是帶隙電路的示意圖。

圖4是根據實例性實施例的低供電電壓帶隙產生器的示意圖。

圖5是圖解說明根據實例性實施例的兩個雙極結晶體管的射極電壓的均衡的波形圖，所述均衡是通過控制源自PMOS電流鏡的偏置電流實現的。

具體實施方式

如果第一裝置耦合到第二裝置，那么所述連接可通過直接電連接或通過經由其它裝置及連接進行的間接電連接而做出。術語“輸入”可意指PMOS(正型金屬氧化物半導體)或NMOS(負型金屬氧化物半導體)晶體管的源極或漏極(或甚至在上下文指示的情況下，例如柵極等控制輸入)。

圖1展示根據實例性實施例的說明性計算裝置100。舉例來說，計算裝置100是電子系統129(例如計算機、電子器件控制“盒”或顯示器、通信設備(包含發射器或接收器)或者可操作以處理信息的任何類型的電子系統)或并入到所述電子系統中或者耦合(例如，連接)到所述電子系統。

在一些實施例中，計算裝置100包含巨型單元或單芯片系統(SoC)，所述巨型單元或SoC包含例如CPU 112(中央處理單元)、存儲裝置114(例如，隨機存取存儲器(RAM))及電力供應器110等控制邏輯。舉例來說，CPU 112可為CISC型(復雜指令集計算機)CPU、RISC型CPU(精簡指令集計算機)、MCU型(微控制器單元)或數字信號處理器(DSP)。存儲裝置114(其可為存儲器，例如處理器上高速緩沖存儲器、處理器外高速緩沖存儲器、RAM、快閃存儲器或磁盤存儲裝置)存儲在由CPU 112執行時執行與計算裝置100相關聯的任何適合功能的一或多個軟件應用程序130(例如，嵌入式應用程序)。