[發明專利]用于SERDES應用的濾除碼間干擾的電路和方法有效

申請號：	201680008248.X	申請日：	2016-02-02
公開（公告）號：	CN107251498B	公開（公告）日：	2018-10-30
發明（設計）人：	廖宇;張洪濤;張稼豐;張琨永	申請（專利權）人：	賽靈思公司
主分類號：	H04L25/03	分類號：	H04L25/03
代理公司：	北京市君合律師事務所 11517	代理人：	宋海寧;毛健
地址：	美國加利***	國省代碼：	美國;US
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摘要：
搜索關鍵詞：	用于 serdes 應用干擾電路方法
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【說明書】：

描述了一種用于在集成電路中濾除碼間干擾的電路。所述電路包括第一級(308)，其被耦接以接收輸入信號的數字樣本(X_k)。所述第一級基于所述數字樣本生成第一判決輸出。第二級(310)被耦接以接收所述輸入信號的數字樣本。所述第二級包括濾波器(350)，所述濾波器接收第一判決輸出，并且基于所述輸入信號的數字樣本和檢測到的與所述第一判決輸出相關聯的碼間干擾(i_k)，生成第二判決輸出(輸出數據)。還描述了一種在集成電路中濾除碼間干擾的方法。

技術領域

本發明總的涉及集成電路器件，具體地，涉及用于在集成電路中濾除碼間干擾的電路和方法。

背景技術

高速串行鏈路通信是許多集成電路和系統的重要功能。然而，實施高速串行鏈路通信也提出了許多挑戰。例如，在具有高損耗的數據傳輸信道中實施的每秒56吉比特(Gb/s)的串行器/解串器(SerDes)電路需要復雜的均衡來達到期望的誤碼率。在傳統的器件中，所述均衡是通過使用FFE(前饋均衡器)來消除前導(pre-cursor)碼間干擾(ISI)并使用判決反饋均衡器(DFE)來消除剩余的后導(post-cursor)ISI而完成的。然而，由于集成電路中實施DFE的局限性，實施FFE和DFE均衡的傳統電路只能支持幾個DFE抽頭。因為DFE中有反饋環，所以必須進行循環展開以達到高數據率。再者，隨著DFE抽頭數增加，關鍵路徑長度增加，并且DFE的循環展開的復雜度也指數地增加。為了支持更高的數據率和更具有挑戰性的傳輸信道，實施FFE和DFE的改進的電路是必要的。

因此，用于在集成電路中濾除碼間干擾的改進的電路和方法將是有利的。

發明內容

描述了一種用于在集成電路中濾除碼間干擾的電路。所述電路包括：第一級，其被耦接以接收輸入信號的數字樣本，其中所述第一級基于所述數字樣本生成第一判決輸出；以及第二級，其被耦接以接收所述輸入信號的數字樣本，其中所述第二級包括濾波器，所述濾波器接收第一判決輸出，并且基于所述輸入信號的數字樣本和檢測到的與所述第一判決輸出相關聯的碼間干擾生成第二判決輸出。

另一種用于在集成電路中濾除碼間干擾的電路包括：判決反饋均衡器，其被耦接以接收輸入信號的數字樣本，其中所述判決反饋均衡器基于數字樣本生成第一判決輸出；前饋均衡器，其被耦接以接收第一判決輸出并生成檢測到的與所述第一判決輸出相關聯的碼間干擾；預濾波器，其被耦接以接收輸入信號的延時數字樣本；第一減法器電路，其被耦接到所述預濾波器和所述前饋均衡器的輸出；以及判決塊，其被耦接到減法器電路的輸出端，所述判決塊生成第二判決輸出。

描述了一種用于在集成電路中濾除碼間干擾的方法。所述方法包括在第一級處，接收輸入信號的數字樣本；基于所述數字樣本生成所述第一級的第一判決輸出；在第二級處，接收所述輸入信號的數字樣本；基于所述輸入信號的數字樣本和檢測到的與所述第一判決輸出相關聯的碼間干擾，生成第二判決輸出。

附圖說明

圖1是具有用于濾除碼間干擾的電路的集成電路的框圖；

圖2是具有用于濾除碼間干擾的接收機的傳輸網絡的框圖；

圖3是使能碼間干擾消除的示例性接收機的一部分的框圖；

圖4是使能碼間干擾消除的自適應的接收機的一部分的另一個框圖；

圖5是圖3和4的前饋均衡器的示例性實施例的框圖；

圖6是顯示在集成電路中濾除碼間干擾的一種方法的流程圖；

圖7是顯示在集成電路中濾除碼間干擾的另一種方法的流程圖；

圖8是用于編程具有可編程資源的器件的系統的框圖；

圖9是具有可編程資源的器件的框圖；以及

圖10是圖9的器件的可配置的邏輯元件的框圖。