[發明專利]處理器、處理系統和用于指令執行的方法

有效

• 申請號: 201680008156.1
• 申請日: 2016-02-22
• 公開（公告）號: CN107209722B
• 公開（公告）日: 2021-06-22
• 發明（設計）人: P·潘迪;M·維吉;S·查卡拉巴蒂;K·C·茲姆德茲恩司基
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F12/0875
• 分類號: G06F12/0875;G06F12/14;G06F13/24
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 何焜

1.一種處理器，包括：

飛地頁面高速緩存，用于在被分配給父進程的對應的第一安全飛地的第一安全存儲區域中存儲第一安全控制結構數據，并且用于在被分配給子進程的對應的第二安全飛地的第二安全存儲區域中存儲第二安全控制結構數據；

解碼級，用于解碼第一指令以供所述處理器執行，所述第一指令將所述第二安全存儲區域指定為操作數；以及

一個或多個執行單元，用于響應于經解碼的第一指令：

將所述第一安全控制結構從所述第一安全存儲區域復制到所述第二安全存儲區域；

利用與所述子進程相關聯的唯一飛地標識符來初始化所述第二安全控制結構數據；以及

在所述第二安全控制結構數據中記錄到所述第一安全控制結構數據的第二安全控制結構鏈路。

2.如權利要求1所述的處理器，其特征在于，被分配給所述子進程的所述對應的第二安全飛地的所述第二安全存儲區域中的所述第二安全控制結構數據不能被應用使用，除非到所述第一安全控制結構數據的所述第二安全控制結構鏈路從所述第二安全控制結構數據被移除。

3.如權利要求1所述的處理器，其特征在于，被記錄在所述第二安全控制結構數據中的所述第二安全控制結構鏈路包括所述第一安全控制結構數據的第一安全控制結構唯一飛地標識符。

4.如權利要求1所述的處理器，其特征在于，被記錄在所述第二安全控制結構數據中的所述第二安全控制結構鏈路包括所述第一安全存儲區域中的所述第一安全控制結構數據的有效地址。

5.如權利要求1所述的處理器，其特征在于，所述一個或多個執行單元進一步響應于所述經解碼的第一指令以用于：

將應用數據和應用代碼從所述第一安全存儲區域復制到所述第二安全存儲區域。

6.如權利要求1所述的處理器，其特征在于，所述一個或多個執行單元進一步響應于所述經解碼的第一指令以用于：

創建對應于所述第二安全飛地的所述子進程作為對應于所述第一安全飛地的所述父進程的子進程。

7.如權利要求1所述的處理器，其特征在于，所述第一指令指定所述第二安全存儲區域的有效地址作為寄存器RCX中的間接目的地操作數。

8.如權利要求1所述的處理器，其特征在于，所述第一指令指定所述第一安全存儲區域的有效地址作為寄存器RBX中的間接源操作數。

9.一種處理器，包括：

飛地頁面高速緩存，用于在被分配給對應的第一安全飛地的頁面地址的第一安全存儲區域中存儲安全數據，并且用于在被分配給對應的第二安全飛地的頁面地址的第二安全存儲區域中存儲所述安全數據的副本；

解碼級，用于解碼第一指令以供所述處理器執行，所述第一指令將所述第一安全存儲區域指定為操作數；以及

一個或多個執行單元，用于響應于經解碼的第一指令：

標識存儲在所述第二安全存儲區域的第二安全控制結構數據中的到所述第一安全存儲區域的第一安全控制結構數據的鏈路；以及

如果所述鏈路被標識，則將所述安全數據從所述飛地頁面高速緩存中的所述第一安全存儲區域復制到所述飛地頁面高速緩存中的所述第二安全存儲區域。

10.如權利要求9所述的處理器，其特征在于，所述一個或多個執行單元進一步響應于所述經解碼的第一指令以用于：

如果設置了結束復制標志，則在所述第一指令執行成功地完成后，將到所述第一安全存儲區域的所述第一安全控制結構數據的所述鏈路從所述第二安全存儲區域的所述第二安全控制結構數據移除。

11.如權利要求1、9或10中的任一項所述的處理器，其特征在于，被分配給所述對應的第一安全飛地的所述第一安全存儲區域屬于父進程并且會與第一密鑰相關聯，并且被分配給所述對應的第二安全飛地的所述第二安全存儲區域屬于子進程并且也會與所述第一密鑰相關聯。