[發(fā)明專利]電壓模式和電流模式設(shè)備枚舉

在審

• 申請?zhí)枺?/td>: 201680007689.8
• 申請日: 2016-02-03
• 公開（公告）號: CN107209739A
• 公開（公告）日: 2017-09-26
• 發(fā)明（設(shè)計）人: L·J·米什拉;R·韋斯特費爾特;G·威利
• 申請（專利權(quán)）人: 高通股份有限公司
• 主分類號: G06F13/364
• 分類號: G06F13/364;G06F13/38;G06F13/40;G06F13/42
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司31100
• 代理人: 周敏,陳煒

1.一種枚舉方法，包括：

對于包括具有發(fā)射引腳和接收引腳的雙導(dǎo)線接口的第一設(shè)備，通過經(jīng)由所述發(fā)射引腳脈動第一發(fā)起脈沖來發(fā)起第二設(shè)備的枚舉；

響應(yīng)于所述第一發(fā)起脈沖，在所述發(fā)射引腳上從所述第二設(shè)備接收至少一個收到脈沖，所述至少一個收到脈沖被調(diào)制成表示枚舉數(shù)據(jù)的至少第一比特，其中所述枚舉數(shù)據(jù)根據(jù)枚舉數(shù)據(jù)序列從所述至少第一比特布置到最終比特；

通過所述發(fā)射引腳向所述第二設(shè)備傳送附加發(fā)起脈沖，直至來自所述第二設(shè)備的所述枚舉數(shù)據(jù)的其余部分通過所述發(fā)射引腳根據(jù)所述枚舉數(shù)據(jù)序列作為附加收到脈沖接收到；以及

在接收到所有所述枚舉數(shù)據(jù)之后，開始響應(yīng)于所述枚舉數(shù)據(jù)而配置的正常操作模式，其中所述發(fā)射引腳被用來向所述第二設(shè)備傳送數(shù)據(jù)，并且其中所述接收引腳被用來從所述第二設(shè)備接收數(shù)據(jù)。

2.如權(quán)利要求1所述的枚舉方法，其特征在于，所述至少一個收到脈沖和所述附加收到脈沖是經(jīng)脈寬調(diào)制的脈沖。

3.如權(quán)利要求1所述的枚舉方法，其特征在于，所述至少一個收到脈沖和所述附加收到脈沖包括經(jīng)振幅調(diào)制的脈沖。

4.如權(quán)利要求1所述的枚舉方法，其特征在于，所述第一發(fā)起脈沖和所述附加發(fā)起脈沖包括電流脈沖。

5.如權(quán)利要求1所述的枚舉方法，其特征在于，所述第一發(fā)起脈沖和所述附加發(fā)起脈沖包括電壓脈沖。

6.如權(quán)利要求1所述的枚舉方法，其特征在于，進(jìn)一步包括從所述枚舉數(shù)據(jù)確定所述第二設(shè)備的虛擬GPIO幀大小。

7.如權(quán)利要求6所述的枚舉方法，其特征在于，進(jìn)一步包括：

在所述第一設(shè)備中的通用輸入輸出(GPIO)接口處，從處理器接收第一信號集并從所述處理器接收第二GPIO信號集；

從所述GPIO接口，通過對應(yīng)的GPIO引腳向所述第二設(shè)備傳送所述第二GPIO信號集；以及

從所述GPIO接口，向有限狀態(tài)機(jī)(FSM)并行地提供所述第二GPIO信號集，其中所述第二GPIO信號集的大小等于所確定的虛擬GPIO幀大小。

8.如權(quán)利要求7所述的枚舉方法，其特征在于，進(jìn)一步包括：

在所述發(fā)射引腳上將所述第二GPIO信號集作為虛擬GPIO信號串行地傳送給所述第二設(shè)備。

9.如權(quán)利要求1所述的枚舉方法，其特征在于，進(jìn)一步包括從所述枚舉數(shù)據(jù)確定用于所述第二設(shè)備的虛擬GPIO接口的導(dǎo)線數(shù)目。

10.如權(quán)利要求1所述的枚舉方法，其特征在于，進(jìn)一步包括將所述枚舉數(shù)據(jù)中的計數(shù)與所存儲的值進(jìn)行比較以確定所述枚舉數(shù)據(jù)是否完整。

11.如權(quán)利要求9所述的枚舉方法，其特征在于，所確定的導(dǎo)線數(shù)目為2。

12.如權(quán)利要求11所述的枚舉方法，其特征在于，進(jìn)一步包括：在所述正常操作模式期間，在所述發(fā)射引腳上向所述第二設(shè)備傳送經(jīng)脈寬調(diào)制的虛擬GPIO信號。

13.如權(quán)利要求9所述的枚舉方法，其特征在于，所確定的導(dǎo)線數(shù)目為3，所述方法進(jìn)一步包括：

在所述虛擬GPIO接口的第三導(dǎo)線上接收外部時鐘；以及

在所述正常操作模式期間，響應(yīng)于收到外部時鐘而將所述發(fā)射引腳上的虛擬GPIO信號的串行傳輸同步到所述第二設(shè)備。

14.一種集成電路，包括：

發(fā)射引腳；

接收引腳；

電流源；以及

枚舉狀態(tài)機(jī)，其被配置成通過在所述發(fā)射引腳上向遠(yuǎn)程設(shè)備傳送一系列發(fā)起脈沖來發(fā)起所述遠(yuǎn)程設(shè)備的枚舉，所述枚舉狀態(tài)機(jī)被進(jìn)一步配置成解調(diào)在所述發(fā)射引腳上接收到的來自所述遠(yuǎn)程設(shè)備的一系列脈沖以確定用于所述遠(yuǎn)程設(shè)備的枚舉數(shù)據(jù)。

15.如權(quán)利要求14所述的集成電路，其特征在于，進(jìn)一步包括：

虛擬GPIO接口，其被配置成使用根據(jù)所述枚舉數(shù)據(jù)配置的虛擬GPIO幀大小在正常操作模式中在所述發(fā)射引腳上向所述遠(yuǎn)程設(shè)備傳送虛擬GPIO數(shù)據(jù)并被配置成在所述接收引腳上從所述遠(yuǎn)程設(shè)備接收虛擬GPIO數(shù)據(jù)。

16.如權(quán)利要求15所述的集成電路，其特征在于，所述枚舉狀態(tài)機(jī)包括所述虛擬GPIO接口中的有限狀態(tài)機(jī)。