[發明專利]用于非易失性存儲器的高電壓架構

在審

• 申請號: 201680004568.8
• 申請日: 2016-01-22
• 公開（公告）號: CN107112368A
• 公開（公告）日: 2017-08-29
• 發明（設計）人: 波格丹·喬蓋斯庫;加里·莫斯卡魯克;維賈伊·拉加萬;伊葛·葛茲尼索夫
• 申請（專利權）人: 賽普拉斯半導體公司
• 主分類號: H01L29/80
• 分類號: H01L29/80;H01L31/113
• 代理公司: 北京安信方達知識產權代理有限公司11262
• 代理人: 陸建萍,楊明釗

1.一種方法，包括：

在擦除操作期間，擦除存儲器設備的非易失性存儲器(NVM)單元，所述擦除包括：

將第一HV信號(VPOS)應用于共源極線(CSL)，其中，在NVM單元的扇區的NVM單元之間共用所述CSL，并且其中，所述第一HV信號高于電源的最高電壓；以及

將所述第一HV信號應用到局部位線(BL)。

2.根據權利要求1所述的方法，其中，在所述擦除操作期間擦除所述NVM單元還包括：

將第二HV信號(VNEG)應用于被耦合到所述NVM單元的第一字線(WLS)，其中，所述第二HV信號低于所述存儲器設備的接地供應的最低電壓；以及

將所述第一HV信號應用到被耦合到所述NVM單元的襯底線(SPW)。

3.根據權利要求1所述的方法，還包括：

在編程操作期間，對所述存儲器設備的NVM單元進行編程，所述編程包括：

將第二HV信號(VNEG)應用于被耦合到所述NVM單元的襯底線(SPW)和第二字線(WL)，其中，所述第二HV信號低于所述存儲器設備的接地供應的最低電壓；以及

對被耦合到所述NVM單元的所述CSL應用第三HV信號(VNEG3)。

4.根據權利要求3所述的方法，還包括：

在所述編程操作期間，通過向所述局部位線(BL)應用電壓信號來禁止所述NVM單元，其中，所述電壓信號在所述電源的電壓范圍內。

5.根據權利要求1所述的方法，還包括：

在讀取操作期間，通過對第二字線(WL)應用第四HV信號(VBST)來讀取所述NVM單元，其中，所述第四HV信號高于所述電源的最高電壓。

6.根據權利要求1所述的方法，其中，所述NVM單元是電荷俘獲存儲器單元。

7.根據權利要求1所述的方法，其中，所述NVM單元是硅-氧化物-氮化物-氧化物-硅(SONOS)存儲器單元。

8.根據權利要求1所述的方法，其中，在所述NVM扇區的NVM單元的多個行與NVM單元的多個列之間共用所述CSL。

9.一種系統，包括：

非易失性存儲器(NVM)單元，所述非易失性存儲器單元被耦合到共源極線(CSL)，其中，在扇區的多個NVM單元之間共用所述CSL；以及

電壓控制電路，所述電壓控制電路用于在保持安全工作區(SOA)的同時控制用于所述NVM單元的操作的多個高電壓(HV)信號，其中，所述多個HV信號高于存儲器設備的電源的最高電壓或低于接地供應的最低電壓。

10.根據權利要求9所述的系統，還包括：

扇區選擇電路，所述扇區選擇電路被耦合到所述扇區的NVM單元的列，以控制應用于局部位線(BL)的位線電壓，所述扇區選擇電路包括三個金屬氧化物半導體場效應晶體管(MOSFET)。

11.根據權利要求9所述的系統，還包括：

局部位線(BL)，所述局部位線(BL)被耦合到所述NVM單元；以及

所述電壓控制電路用于在擦除操作期間向所述CSL和BL應用第一HV信號(VPOS)以擦除所述NVM單元，其中，所述第一HV信號高于所述電源的最高電壓。

12.根據權利要求11所述的系統，還包括：

字線(WL)，所述字線(WL)被耦合到所述NVM單元；以及

所述電壓控制電路用于在編程操作期間向所述WL和襯底線(SPW)應用第二高電壓(HV)信號(VNEG)，以對所述NVM單元進行編程，其中，所述第一HV信號低于所述存儲器設備的接地供應的最低電壓。

13.根據權利要求10所述的系統，其中，所述扇區選擇電路包括：

第一N通道金屬氧化物半導體場效應晶體管(nMOSFET)，其包括第一柵極、第一阱、第一源極和被耦合到所述BL的第一漏極；

第二nMOSFET，所述第二nMOSFET包括第二柵極、第二阱、第二漏極和被耦合到所述BL的第二源極；以及

P通道金屬氧化物半導體場效應晶體管(pMOSFET)，其包括第三柵極、第三阱、第三漏極和被耦合到所述BL的第三源極。