[實用新型]CPU測試系統

有效

• 申請號: 201621252972.0
• 申請日: 2016-11-22
• 公開（公告）號: CN206236066U
• 公開（公告）日: 2017-06-09
• 發明（設計）人: 陳敏武
• 申請（專利權）人: 龍芯中科技術有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22
• 代理公司: 北京同立鈞成知識產權代理有限公司11205
• 代理人: 楊澤,劉芳

技術領域

本實用新型實施例涉及計算機技術領域，尤其涉及一種CPU測試系統。

背景技術

目前，通常采用增強聯合測試行為組(Enhanced Joint Test Action Group，簡稱EJTAG)接口對主板中的中央處理器(Central Processing Unit，簡稱CPU)進行測試。

在實際應用過程中，隨著用戶需求的不斷提高，在主板中可以設置多個CPU。在現有技術中，當需要對主板中的多個CPU進行測試時，先進行測試布線，具體的，為每一個CPU設置一個單獨的EJTAG接口，并分別將各個EJTAG接口與測試設備(例如電腦)連接，使得測試布線過程復雜；在測試過程中，測試人員需要分別通過各個CPU對應的EJTAG接口和測試設備對各個CPU進行測試。

由上可知，在現有技術中，測試布線過程復雜，且測試過程復雜，導致對CPU測試的效率低下。

實用新型內容

本實用新型實施例提供一種CPU測試系統，用于提高對CPU的測試效率。

第一方面，本實用新型提供一種CPU測試系統，包括第一中央處理器CPU、第二CPU、增強聯合測試行為組EJTAG接口、第一控制開關、第二控制開關，其中，

所述EJTAG接口的測試信號輸出端與所述第一CPU的測試信號輸入端連接；

所述第一CPU的測試結果輸出端通過所述第一控制開關與所述EJTAG接口的測試結果輸入端連接，以使所述第一控制開關閉合時，所述第一CPU向所述EJTAG接口發送所述第一CPU的測試結果；

所述第一CPU和所述第二CPU通過總線連接；

所述第二CPU的測試信號輸入端通過所述第二控制開關與所述第一CPU的測試信號輸入端連接，以使所述第二控制開關閉合時，所述第一CPU通過所述總線向所述第二CPU發送所述第一CPU接收到的測試信號；

所述第二CPU的測試結果輸出端通過第三控制開關與所述EJTAG接口的測試結果輸入端連接，以使所述第二控制開關閉合時，所述第二CPU向所述EJTAG接口發送所述第二CPU的測試結果、及所述第一CPU通過所述總線向所述第二CPU發送的第一CPU的測試結果。

在一種可能的實施方式中，所述第一控制開關閉合時，所述第二控制開關斷開；所述第二控制開關閉合時，所述第一控制開關斷開。

在另一種可能的實施方式中，所述第一CPU的測試時鐘輸入端與所述EJTAG接口的測試時鐘輸出端連接；

所述第一CPU的測試復位端與所述EJTAG接口的測試復位端連接；

所述第一CPU的測試模式選擇端分別與所述EJTAG接口的測試模式選擇端連接。

在另一種可能的實施方式中，所述第二CPU的測試時鐘輸入端通過所述第二控制開關與所述第一CPU的測試時鐘輸入端連接，用于在所述第二控制開關閉合時，所述第一CPU通過所述總線向所述第二CPU發送所述第一CPU接收到的時鐘信號；

所述第二CPU的測試復位端通過所述第二控制開關與所述第一CPU的測試復位端連接，用于在所述第二控制開關閉合時，所述第一CPU通過所述總線向所述第二CPU發送所述第一CPU接收到的復位信號；

所述第二CPU的測試模式選擇端通過所述第二控制開關與所述第一CPU的測試模式選擇端連接，用于在所述第二控制開關閉合時，所述第一CPU通過所述總線向所述第二CPU發送所述第一CPU接收到的測試模式。

在另一種可能的實施方式中，所述第二控制開關包括第一子開關、第二子開關、第三子開關、第四子開關和第五子開關，所述第一子開關、所述第二子開關、所述第三子開關、所述第四子開關和所述第五子開關同時斷開、同時閉合，其中，

所述第二CPU的測試信號輸入端通過所述第一子開關與所述第一CPU的測試信號輸入端連接；

所述第二CPU的測試結果輸出端通過所述第二子開關與所述EJTAG接口的測試結果輸入端連接；

所述第二CPU的測試時鐘輸入端通過所述第三子開關與所述第一CPU的測試時鐘輸入端連接；

所述第二CPU的測試復位端通過所述第四子開關與所述第一CPU的測試復位端連接；

所述第二CPU的測試模式選擇端通過所述第五子開關與所述第一CPU的測試模式選擇端連接。

在另一種可能的實施方式中，所述EJTAG接口的電源端與所述第一CPU的電壓輸出端連接。

在另一種可能的實施方式中，所述EJTAG接口還與測試設備連接，其中，