[實用新型]二階廣義積分器電路和鎖相環有效
| 申請號: | 201621193416.0 | 申請日: | 2016-10-28 |
| 公開(公告)號: | CN206149242U | 公開(公告)日: | 2017-05-03 |
| 發明(設計)人: | 陳冀生;劉亞峰;李世偉;邊國剛;葛靜輝;馬凱;仇雷 | 申請(專利權)人: | 先控捷聯電氣股份有限公司 |
| 主分類號: | H03L7/093 | 分類號: | H03L7/093 |
| 代理公司: | 北京同立鈞成知識產權代理有限公司11205 | 代理人: | 張洋,黃健 |
| 地址: | 050035 河北省石家*** | 國省代碼: | 河北;13 |
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| 摘要: | |||
| 搜索關鍵詞: | 廣義 積分器 電路 鎖相環 | ||
技術領域
本實用新型涉及鎖相技術,尤其涉及二階廣義積分器電路和鎖相環。
背景技術
鎖相技術是使被控振蕩器的相位受標準信號或外來信號控制的一種技術。它用來實現與外來信號相位同步,或跟蹤外來信號的頻率或相位。鎖相環,即為鎖相技術,是指一種電路或者模塊,它用于在通信的接收機中,其作用是對接收到的信號進行處理,并從其中提取某個時鐘的相位信息。
鎖相環電路一般由三個部分組成,分別為鑒相器、可調相/調頻的時鐘發生器和環路濾波器。鑒相器用于判斷鎖相器所輸出的時鐘信號和接收信號中的時鐘的相差的幅度;可調相/調頻的時鐘發生器用于根據鑒相器所輸出的信號來適當的調節鎖相器,內部的時鐘輸出信號的頻率或者相位,使得鎖相器完成上述的固定相差功能;環路濾波器用于對鑒相器的輸出信號進行濾波和平滑,大多數情形下是一個低通濾波器,用于濾除由于數據的變化和其他不穩定因素對整個模塊的影響。
目前鎖相技術中,單同步坐標系軟件鎖相環(Single Synchronous Coordinate System Software Phase Locked Loop,SSRF-PLL)是一種較為常見的鎖相方式,該方法控制方法簡單,響應速度快,但在電網電壓不平衡及含有高次諧波時,SSRF-PLL的鎖相結果存在較大的誤差。通過加入低通濾波器或改變比例積分調節器(PI調節器)參數,可以降低系統帶寬來減小鎖相誤差,但是會影響鎖相速度,難以滿足系統對鎖相快速響應的要求。為了克服SSRF-PLL在電網電壓不平衡及含有高次諧波方面的不足,可以使用解耦雙同步參考坐標系鎖相環(Decoupled Double Synchronous Coordinate System Software Phase Locked Loop,DDSRF-PLL)。DDSRF-PLL可以提取出輸入信號的正負序分量,利用解耦網絡消除振蕩以取得較好的鎖相結果,但其算法結構較復雜,而且低帶寬的濾波器仍給系統帶來一些延時。
實用新型內容
本實用新型提供一種二階廣義積分器(Second Order Generalized Integrator,SOGI)電路和鎖相環,應用二階廣義積分器電路的鎖相環能消除電網電壓不平衡對鎖相結果的影響,抑制并消除輸入信號中的直流分量和高次諧波,提高鎖相結果的準確性。
本實用新型提供的一種二階廣義積分器電路和鎖相環,其中一種二階廣義積分器,包括比例環節、第一積分環節、第二積分環節和減法電路。
比例環節的輸入端輸入電壓信號,比例環節、第一積分環節和第二積分環節依次串聯連接,減法電路連接在比例環節的輸出端與第二積分環節的輸出端之間,減法電路上設置有低通濾波器。
第一積分環節的輸出端用于輸出一階電壓滯后信號,第二積分環節的輸出端用于輸出二階電壓滯后信號,一階電壓滯后信號與電壓信號的相位差以及二階電壓滯后信號與一階電壓滯后信號的相位差均為90°。
在上述的二階廣義積分器電路,優選的是,還包括:第一諧振環節和第二諧振環節,第一諧振環節串聯在比例環節和第一積分環節之間,第二諧振環節串聯在第一積分環節和第二積分環節之間。
在上述的二階廣義積分器電路,優選的是,還包括:第一負反饋回路,第一負反饋回路的一端位于第一積分環節和第二諧振環節之間,第一負反饋回路的另一端和比例環節的輸入端連接。
在上述的二階廣義積分器電路,優選的是,還包括:第二負反饋回路,第二負反饋回路的一端位于第二積分環節與減法電路之間,第二負反饋回路的另一端位于比例環節和第一諧振環節之間。
在上述的二階廣義積分器電路,優選的是,第一諧振環節和第二諧振環節的諧振頻率均為電網單相電壓的角頻率。
其中一種鎖相環,包括Clark變換單元、第一二階廣義積分器電路、第二二階廣義積分器電路、Park變換單元、比例積分PI調節單元、頻率校正單元和第三積分環節。
Clark變換單元用于將三相電壓信號轉換為第一電壓信號和第二電壓信號,其中第二電壓信號滯后于第一電壓信號相位90°。
第一二階廣義積分器電路的輸入端與Clark變換單元的第一輸出端連接,用于根據第一電壓信號輸出第一一階電壓滯后信號和第一二階電壓滯后信號,第二二階廣義積分器電路的輸入端與Clark變換單元的第二輸出端連接,用于根據第二電壓信號輸出第二一階電壓滯后信號和第二二階電壓滯后信號。
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