[實用新型]頻率為2.4GHZ的無線收發芯片

有效

• 申請號: 201621004992.6
• 申請日: 2016-08-30
• 公開（公告）號: CN206164525U
• 公開（公告）日: 2017-05-10
• 發明（設計）人: 鄧植元
• 申請（專利權）人: 江蘇鉅芯集成電路技術股份有限公司
• 主分類號: H04B1/40
• 分類號: H04B1/40;H01L23/495
• 代理公司: 無錫市大為專利商標事務所(普通合伙)32104
• 代理人: 曹祖良

技術領域

本實用新型涉及一種無線收發芯片，具體為一種頻率為2.4GHZ的無線收發芯片。

背景技術

目前許多應用領域都采用無線的方式進行數據傳輸，這些領域涉及小型無線網絡、無線抄表、門禁系統、小區傳呼工業數據采集、無限遙控系統、智能家居等。由于無線收發芯片的種類和數量比較多，無線收發芯片的選擇在設計中是至關重要的。

高集成度的2.4GHZ無線收發芯片為例，其片上集成發射機，接收機，頻率綜合器，GFSK調制解調器。發射機支持功率可調，接收機采用數字擴展通信機制，在復雜環境和強干擾條件下，可以達到優良的收發性能。外圍電路簡單，只需搭配少數外圍被動器件，因而，根據不同的應用搭配不同的功能模塊，由于該無線收發芯片封裝形式一致，使得芯片抄襲者可以不改動電路板的設計就能輕而易舉地代替電路板的原芯片的封裝片而直接使用。

發明內容

本實用新型的目的在于克服現有技術的缺點，重新定義了管腳功能及重新排列了管腳順序，進而避免了芯片抄襲者可以不改動電路板的設計就能輕而易舉地代替電路板的原芯片的封裝片而直接使用的問題。

為實現以上技術目的，本實用新型的技術方案是：頻率為2.4GHZ的無線收發芯片，包括封裝殼和對稱排列在所述封裝殼四周并連接芯片內部電路的四十八個管腳，所述封裝殼內封裝有第一芯片和第二芯片，所述第二芯片包括發射模塊、接收模塊、頻率綜合器、模擬鎖相環、基帶處理模塊、射頻開關、時鐘管理模塊和電源模塊，所述射頻開關均與發射模塊、接收模塊相連，所述頻率綜合器分別與發射模塊和接收模塊相連，所述模擬鎖相環分別與發射模塊、接收模塊和頻率綜合器相連，所述基帶處理模塊分別與發射模塊、接收模塊、頻率綜合器和模擬鎖相環，所述時鐘管理模塊分別與頻率綜合器、模擬鎖相環和基帶處理模塊相連，所述基帶處理模塊與第一芯片相連；

所述第三管腳、第七管腳和第十六管腳均由封裝殼內部的電源模塊引出，所述第一管腳和第二管腳由封裝殼內的射頻開關引出，所述第十四管腳和第十五管腳由時鐘管理模塊引出，第四管腳至第六管腳、第八管腳至第十三管腳均由封裝殼內的第一芯片引出；

所述第一管腳和第二管腳均連接于射頻輸入輸出電路，所述第三管腳連接于數字電源電路，所述第七管腳和第十六管腳均連接于電源電路，所述第四管腳至第六管腳、第八管腳、第九管腳、第十一管腳至第十三管腳均為自定義功能管腳，所述第十管腳連接于復位電路，所述第十四管腳和第十五管腳分別連接于晶體振蕩器的輸出、輸入電路。

進一步地，所述第一芯片為MCU模塊，所述第二芯片為無線收發模塊。

進一步地，所述封裝殼的形狀為長方形。

進一步地，所述第一管腳至第十六管腳從第一管腳起始按逆時針順序依次設置在封裝殼四周，且第一管腳和第十六管腳設置在封裝殼的左側，所述第二管腳、第七管腳、第十管腳和第十五管腳分別設置在封裝殼的四角。

附圖說明

圖1為本實用新型的無線收發芯片的結構示意圖。

圖2為本實用新型的無線收發芯片內部各模塊的結構框圖。

附圖說明：1-封裝殼，2-第一芯片，3-第二芯片，3.1-發射模塊、3.2-接收模塊，3.3-頻率綜合器，3.4-模擬鎖相環，3.5-基帶處理模塊，3.6射頻開關，3.7-時鐘管理模塊，4-第一管腳，5-第二管腳，6-第三管腳，7-第四管腳，8-第五管腳，9-第六管腳，10-第七管腳，11-第八管腳，12-第九管腳，13-第十管腳，14-第十一管腳，15-第十二管腳，16-第十三管腳，17-第十四管腳，18-第十五管腳，19-第十六管腳。

具體實施方式

下面結合附圖對本實用新型做進一步詳細說明。

根據附圖1和圖2所示，包括封裝殼1和對稱排列在所述封裝殼1四周并連接芯片內部電路的四十八個管腳，所述封裝殼1內封裝有第一芯片2和第二芯片3，所述第二芯片3包括發射模塊3.1、接收模塊3.2、頻率綜合器3.3、模擬鎖相環3.4、基帶處理模塊3.5、射頻開關3.6、時鐘管理模塊3.7和電源模塊，所述射頻開關3.6均與發射模塊3.1、接收模塊3.2相連，所述頻率綜合器3.3分別與發射模塊3.1和接收模塊3.2相連，所述模擬鎖相環3.4分別與發射模塊3.1、接收模塊3.2和頻率綜合器3.3相連，所述基帶處理模塊3.5分別與發射模塊3.1、接收模塊3.2、頻率綜合器3.3和模擬鎖相環3.4，所述時鐘管理模塊3.7分別與頻率綜合器3.3、模擬鎖相環3.4和基帶處理模塊3.5相連，所述基帶處理模塊3.5與第一芯片2相連；