[實用新型]用于全環柵晶體管的設備、導電路徑、集成電路及器件

有效

• 申請號: 201620683994.6
• 申請日: 2016-06-30
• 公開（公告）號: CN206148424U
• 公開（公告）日: 2017-05-03
• 發明（設計）人: J·H·張
• 申請（專利權）人: 意法半導體公司
• 主分類號: H01L23/535
• 分類號: H01L23/535;H01L27/088;H01L29/08;H01L29/423;H01L29/786;H01L21/768;H01L21/8234;H01L21/336;H01L21/28
• 代理公司: 北京市金杜律師事務所11256
• 代理人: 王茂華

1.一種用于全環柵晶體管的設備，其特征在于，包括：

襯底，所述襯底具有襯底表面；

多個晶體管，每個晶體管具有在橫向于所述襯底表面的方向上從所述襯底向外延伸的源極端子、柵極端子和漏極端子；以及

模塊化互連結構，所述模塊化互連結構耦合到所述多個晶體管中的所選晶體管的所選端子，所述模塊化互連結構包括：

多個環形觸點，每個環形觸點與所述多個晶體管中的所述所選晶體管的所述端子中的一個端子對準并耦合到其上；

多個徑向扇區，每個徑向扇區耦合到所述環形觸點中的一個環形觸點并且在與所述端子中的對應端子對準的平面中形成導電域；以及

多個過孔，所述多個過孔耦合到所述導電域中的所選導電域，所述過孔基本上橫向于所述襯底表面對準。

2.如權利要求1所述的設備，其特征在于，所述襯底是摻雜的。

3.如權利要求2所述的設備，其特征在于，進一步包括在所述摻雜襯底中形成的阱，所述阱具有與所述摻雜襯底相反的極性，所述阱和所述摻雜襯底形成被配置成用于減少到所述襯底的電流泄露的二極管。

4.如權利要求1所述的設備，其特征在于，所述晶體管包括外延半導體柱，每個晶體管包括：

外延堆疊源極和漏極端子；

外延溝道，所述外延溝道在所述源極與漏極端子之間延伸；以及

柵極電介質；以及

圓柱形柵極端子，所述圓柱形柵極端子環繞所述外延溝道，所述圓柱形柵極端子通過所述柵極電介質與所述外延溝道間隔開。

5.如權利要求4所述的設備，其特征在于，每個柱的寬度尺寸在約0.03μm與1.0μm的范圍內。

6.如權利要求4所述的設備，其特征在于，所述柵極電介質是高k柵極氧化物。

7.如權利要求6所述的設備，其特征在于，所述高k氧化物具有在2nm與800nm范圍內的厚度以及在2nm與2μm范圍內的長度。

8.如權利要求4所述的設備，其特征在于，每個晶體管包括金屬氧化物半導體場效應晶體管(MOSFET)、隧穿場效應晶體管(TFET)、氧化硅氮氧化硅(SONOS)器件、絕緣體上硅(SOI)器件以及靜態感應晶體管(SIT)中的一者或多者。

9.如權利要求1所述的設備，其特征在于，所述襯底是硅襯底、碳化硅(SiC)襯底或者掩埋氧化物(BOX)襯底。

10.如權利要求1所述的設備，其特征在于，該模塊化互連結構根據包括堆疊在全環柵COMS晶體管上的全環柵TFET的電路設計耦合到所述多個晶體管中的所述所選晶體管的所述所選端子。

11.如權利要求4所述的設備，其特征在于，進一步包括布置在所述襯底和所述多個晶體管中的至少一個晶體管之間的附加端子，所述附加端子被配置成用于保護所述晶體管不受靜電放電影響。

12.如權利要求1所述的設備，其特征在于，該模塊化互連結構根據使用和之積塊中的或非門實現布爾邏輯的電路設計耦合到所述多個晶體管中的所述所選晶體管的所述所選端子。

13.如權利要求12所述的設備，其特征在于，每個或非門包括以單柱安排堆疊的豎直晶體管。

14.如權利要求12所述的設備，其特征在于，每個或非門包括以雙柱安排堆疊的豎直晶體管。

15.如權利要求1所述的設備，其特征在于，該模塊化互連結構根據使用積之和塊中的與非門實現布爾邏輯的電路設計耦合到所述多個晶體管中的所述所選晶體管的所述所選端子。

16.如權利要求15所述的設備，其特征在于，每個與非門包括以單柱安排堆疊的豎直晶體管。

17.如權利要求15所述的設備，其特征在于，每個與非門包括以雙柱安排堆疊的豎直晶體管。

18.如權利要求1所述的設備，其特征在于，包括堆疊在COMS晶體管上、堆疊在二極管上的隧穿場效應晶體管。

19.如權利要求1所述的設備，其特征在于，所述模塊化互連結構進一步包括耦合到所述徑向扇區并且從所述徑向扇區徑向地向外延伸的域延伸焊盤。

20.如權利要求19所述的設備，其特征在于，所述域延伸焊盤呈徑向輻條的形狀。