[實用新型]一種基于憶阻的非易失性D觸發器電路

有效

• 申請號: 201620081626.4
• 申請日: 2016-01-27
• 公開（公告）號: CN205384877U
• 公開（公告）日: 2016-07-13
• 發明（設計）人: 朱一東;曾志剛
• 申請（專利權）人: 華中科技大學
• 主分類號: G11C13/00
• 分類號: G11C13/00;G11C14/00;H03K3/45
• 代理公司: 華中科技大學專利中心 42201
• 代理人: 廖盈春

1.一種基于憶阻的非易失性D觸發器，其特征在于，包括憶阻器ME、定值電阻R、第一MOS管、第二MOS管、第三MOS管、第一反相器N1、第二反相器N2和第三反相器N3；

所述第一MOS管的控制端作為時鐘信號輸入端CP，所述第一MOS管的一端接第一反相器N1的輸入端以及第二反相器N2的輸入端，所述第一MOS管的另一端作為觸發器的信號輸入端D；所述第一MOS管的控制端用于控制所述第一MOS管的一端與另一端的導通；

所述第二MOS管的控制端作為時鐘信號輸入端CP，所述第二MOS管的一端接第一反相器N1的輸出端，所述第二MOS管的另一端與所述第三MOS管的一端以及憶阻器ME的第一端相連；所述第二MOS管的控制端用于控制所述第二MOS管的一端與另一端的導通；

所述第三MOS管的控制端作為時鐘信號輸入端CP，所述第三MOS管的另一端與讀電壓V_r相連；所述第三MOS管的控制端用于控制所述第三MOS管的一端與另一端的導通；

所述第二反相器N2的輸入端還連接憶阻器ME2的第二端以及定值電阻R的一端，所述第二反相器N2的作為觸發器的反相輸出端所述定值電阻R的另一端接地；

所述第三反相器N3的輸入端連接第二反相器N2的輸出端，所述第三反相器N3的輸出端作為觸發器的正相輸出端V_out。

2.如權利要求1所述的非易失性D觸發器，其特征在于，所述第一MOS管和所述第二MOS管均為NMOS管時，所述第三MOS管為PMOS管；

所述第一NMOS管M1的柵極作為時鐘信號輸入端CP，所述第一NMOS管M1的漏極接第一反相器N1的輸入端以及第二反相器N2的輸入端，所述第一NMOS管M1的源極作為觸發器的信號輸入端；

所述第二NMOS管M2的柵極作為時鐘信號輸入端CP，所述第二NMOS管M2的漏極接第一反相器N1的輸出端，所述第二NMOS管M2的源極與所述PMOS管P1的漏極以及憶阻器ME的第一端相連；

所述PMOS管P1的柵極作為時鐘信號輸入端CP，所述PMOS管P1的漏極接第二NMOS管M2的源極以及憶阻器ME的第一端，所述PMOS管P1的源極與PMOS管P1與讀電壓V_r相連。

3.如權利要求2所述的非易失性D觸發器，其特征在于，當時鐘信號CP為高電平時，控制所述第一NMOS管M1和所述第二NMOS管M2導通，使得觸發器輸入端信號與第二反相器N2的輸入端相連以及第一反相器N1的輸出端與憶阻器ME第一端相連，對所述憶阻器進行寫操作。

4.如權利要求2所述的非易失性D觸發器，其特征在于，當時鐘信號CP為低電平時，控制所述第一NMOS管M1和所述第二NMOS管M2截止，而PMOS管P1導通，使得讀電壓與憶阻器ME第一端相連，對所述憶阻器進行讀操作。

5.如權利要求2所述的非易失性D觸發器，其特征在于，憶阻器與定值電阻構成的分壓電路將存儲的阻值狀態信息轉化成電平信號輸出。

6.如權利要求2-5任一項所述的非易失性D觸發器，其特征在于，讀電壓V_r小于閾值電壓V_th。