[發(fā)明專利]具有等效采樣功能的混合信號(hào)示波器

在審

• 申請(qǐng)?zhí)枺?/td>: 201611260261.2
• 申請(qǐng)日: 2016-12-30
• 公開(kāi)（公告）號(hào): CN108267628A
• 公開(kāi)（公告）日: 2018-07-10
• 發(fā)明（設(shè)計(jì)）人: 史慧;王悅;王鐵軍;李維森
• 申請(qǐng)（專利權(quán)）人: 北京普源精電科技有限公司
• 主分類號(hào): G01R13/02
• 分類號(hào): G01R13/02
• 代理公司: 北京三友知識(shí)產(chǎn)權(quán)代理有限公司 11127
• 代理人: 賈磊;王天堯

1.一種具有等效采樣功能的混合信號(hào)示波器，包括比較器、觸發(fā)模塊、采樣模塊、時(shí)鐘模塊、測(cè)量模塊及調(diào)整模塊；

所述比較器用于接收數(shù)字信號(hào)及閾值，根據(jù)閾值對(duì)數(shù)字信號(hào)做除燥處理，將處理后的數(shù)字信號(hào)發(fā)送至所述觸發(fā)模塊及所述采樣模塊；

所述觸發(fā)模塊用于接收處理后的數(shù)字信號(hào)及用戶設(shè)定的觸發(fā)條件，根據(jù)數(shù)字信號(hào)及用戶設(shè)定的觸發(fā)條件產(chǎn)生觸發(fā)信號(hào)；

所述時(shí)鐘模塊用于產(chǎn)生采樣時(shí)鐘信號(hào)；

所述采樣模塊用于接收處理后的數(shù)字信號(hào)及采樣時(shí)鐘信號(hào)，根據(jù)采樣時(shí)鐘信號(hào)對(duì)處理后的數(shù)字信號(hào)進(jìn)行采樣，輸出多個(gè)采樣數(shù)據(jù)至調(diào)整模塊；

所述測(cè)量模塊用于接收觸發(fā)信號(hào)及采樣時(shí)鐘信號(hào)，根據(jù)觸發(fā)信號(hào)及采樣時(shí)鐘信號(hào)生成位置調(diào)整數(shù)據(jù)至調(diào)整模塊；

所述調(diào)整模塊用于將多個(gè)采樣數(shù)據(jù)劃分為多次觸發(fā)采樣的數(shù)據(jù)，根據(jù)位置調(diào)整數(shù)據(jù)調(diào)整多次觸發(fā)采樣的數(shù)據(jù)的顯示位置。

2.如權(quán)利要求1所述的混合信號(hào)示波器，其特征在于，所述測(cè)量模塊包括：脈沖產(chǎn)生模塊、脈寬放大模塊及脈寬測(cè)量模塊；

所述脈沖產(chǎn)生模塊用于接收觸發(fā)信號(hào)及采樣時(shí)鐘信號(hào)，根據(jù)觸發(fā)信號(hào)的觸發(fā)時(shí)刻和觸發(fā)時(shí)刻之后的第一個(gè)采樣時(shí)刻之間的時(shí)間差產(chǎn)生一窄脈沖；

所述脈寬放大模塊用于接收所述窄脈沖，對(duì)所述窄脈沖進(jìn)行放大處理，輸出一寬脈沖；

所述脈寬測(cè)量模塊用于接收所述寬脈沖，根據(jù)所述寬脈沖計(jì)算窄脈沖的寬度。

3.如權(quán)利要求2所述的混合信號(hào)示波器，其特征在于，所述調(diào)整模塊，用于根據(jù)每次窄脈沖的寬度值調(diào)整每次觸發(fā)采樣的數(shù)據(jù)的延遲，實(shí)現(xiàn)調(diào)整觸發(fā)采樣的數(shù)據(jù)的顯示位置。

4.如權(quán)利要求2所述的混合信號(hào)示波器，其特征在于，所述觸發(fā)模塊、采樣模塊、時(shí)鐘模塊、脈沖產(chǎn)生模塊、脈寬測(cè)量模塊及調(diào)整模塊由一FPGA處理器實(shí)現(xiàn)。

5.如權(quán)利要求1所述的混合信號(hào)示波器，其特征在于，所述測(cè)量模塊包括：延遲鏈模塊及觸發(fā)輸出模塊；

所述延遲鏈模塊用于接收觸發(fā)信號(hào)，對(duì)觸發(fā)信號(hào)以多個(gè)不同的延遲時(shí)間進(jìn)行延遲，產(chǎn)生多個(gè)延遲信號(hào)；

所述觸發(fā)輸出模塊用于接收采樣時(shí)鐘信號(hào)及所述延遲信號(hào)，在觸發(fā)信號(hào)觸發(fā)時(shí)刻之后的第一個(gè)采樣時(shí)鐘信號(hào)的觸發(fā)下，鎖存所述延遲信號(hào)在所述采樣時(shí)鐘信號(hào)的觸發(fā)時(shí)刻的每個(gè)電平值。

6.如權(quán)利要求5所述的混合信號(hào)示波器，其特征在于，所述調(diào)整模塊，用于根據(jù)所述每個(gè)電平值對(duì)應(yīng)調(diào)整所述觸發(fā)采樣的數(shù)據(jù)的相位，實(shí)現(xiàn)調(diào)整觸發(fā)采樣的數(shù)據(jù)的顯示位置。

7.如權(quán)利要求5所述的混合信號(hào)示波器，其特征在于，所述延遲鏈模塊包括多個(gè)延遲單元，各所述延遲單元具有一個(gè)輸入端、兩個(gè)輸出端；

所述觸發(fā)輸出模塊包括多個(gè)鎖存單元，各所述鎖存單元具有一時(shí)鐘信號(hào)端、一個(gè)輸入端及一個(gè)輸出端；

各所述延遲單元按序依次連接，第一個(gè)延遲單元的輸入端用于接收觸發(fā)信號(hào)，各所述延遲單元的輸出端用于輸出延遲信號(hào)至各所述鎖存單元的輸入端；

所述鎖存單元的時(shí)鐘信號(hào)端用于接收采樣時(shí)鐘信號(hào)，所述鎖存單元的輸出端用于輸出多個(gè)延遲信號(hào)的電平。

8.如權(quán)利要求7所述的混合信號(hào)示波器，其特征在于，所述鎖存單元為D觸發(fā)器。

9.如權(quán)利要求5所述的混合信號(hào)示波器，其特征在于，所述觸發(fā)模塊、采樣模塊、時(shí)鐘模塊、延遲鏈模塊、觸發(fā)輸出模塊及調(diào)整模塊由一FPGA處理器實(shí)現(xiàn)。

10.如權(quán)利要求4或9所述的混合信號(hào)示波器，其特征在于，所述時(shí)鐘模塊為FPGA內(nèi)部的鎖相環(huán)。

11.如權(quán)利要求10所述的混合信號(hào)示波器，其特征在于，所述鎖相環(huán)的時(shí)鐘頻率為FPGA內(nèi)部時(shí)鐘網(wǎng)路的最大時(shí)鐘頻率。