[發明專利]一種高密度測試芯片及其測試系統及其測試方法

有效

• 申請號: 201611260100.3
• 申請日: 2016-12-30
• 公開（公告）號: CN108267682B
• 公開（公告）日: 2020-07-28
• 發明（設計）人: 藍帆;楊慎知;鄭勇軍;潘偉偉
• 申請（專利權）人: 杭州廣立微電子有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 杭州杭誠專利事務所有限公司 33109
• 代理人: 王江成;盧金元

本發明公開了一種高密度測試芯片及其測試系統及其測試方法，高密度測試芯片包括外圍電路、若干個待測器件以及若干個焊盤，所述外圍電路包括行尋址電路、列尋址電路、開關電路和地址寄存器，所述地址寄存器包括計數器，地址寄存器輸入端和輸出端連接焊盤，地址寄存器的輸出端還連接行尋址電路和列尋址電路，行尋址電路和列尋址電路都通過開關電路連接待測器件，開關電路還連接信號焊盤。地址寄存器輸出地址信號，經過行尋址電路和列尋址電路譯碼后配合開關電路選擇所要測試的待測器件進行測試，提高了焊盤的利用率，減少焊盤占用面積。本方案適用于集成電路制造工藝的測試。

技術領域

本發明涉及芯片設計制造領域，尤其是涉及一種高密度測試芯片及其測試系統及其測試方法。

背景技術

隨著集成電路的設計規模不斷擴大，單一芯片上的電子器件密度越來越大，而電子器件的特征尺寸越來越小。同時，集成電路工藝流程包含著很多復雜的工藝步驟，每一步都存在特定的工藝制造偏差，導致了集成電路芯片的成品率降低。在可制造性設計的背景下，為了提高集成電路產品的成品率，縮短成品率成熟周期，業界普遍采用基于特殊設計的測試芯片的測試方法，通過對測試芯片的測試來獲取制造工藝和設計成品率改善所必需的數據。

短程測試芯片和可尋址測試芯片是集成電路芯片制造過程中經常采用的兩種測試芯片類型。短程測試芯片因其生產周期短、測試靈活、測試精度高而得到廣泛的應用。但是，在傳統的短程測試芯片中，各個待測元件的各個端子需要單獨的連接到終端焊盤上，因此每個待測元件需要連接兩個或多個焊盤，這些待測元件與焊盤有可能放置在同一層上，也可能待測元件的連接端子經過一層接觸孔與焊盤層上的焊盤一一對應相連接，導致其面積利用率特別低。可尋址測試芯片利用譯碼器和開關選擇電路實現了多個測試結構共用焊盤的目的，但是由于要求使用較復雜的輔助電路。

普通的可尋址電路所能夠測量的器件較少，且測量也必須是逐個掃描進行測量，滿足不了先進工藝下的高密度器件的快速測量要求，不能在百萬級至上億級的器件中快速定位出缺陷位置和類型。

對于可尋址電路的外圍電路簡化成為可尋址電路廣泛應用的所關注的主要問題，專利ZL 201520437526.6中均有關于外圍電路簡化的技術改進。對于10nm、7nm等先進工藝來說，測試芯片被放在面積有限的劃片槽中，并且要測量百萬數量級以上的器件，上述改進并不能滿足要求。

發明內容

本發明主要是解決現有技術所存在的缺少百萬數量級以上的測試器件等的技術問題，提供一種定位快速、密度高、能夠滿足新工藝測試要求的高密度測試芯片。

本發明針對上述技術問題主要是通過下述技術方案得以解決的：一種高密度測試芯片，包括外圍電路、若干個待測器件以及若干個焊盤，所述外圍電路包括行尋址電路、列尋址電路、開關電路和地址寄存器，所述地址寄存器包括計數器，地址寄存器輸入端連接焊盤RST、焊盤SEN、焊盤SI、焊盤AEN和焊盤CLK，焊盤SO連接地址寄存器的輸出端，地址寄存器的輸出端還連接行尋址電路和列尋址電路，行尋址電路和列尋址電路都通過開關電路連接待測器件，開關電路還連接焊盤BF、焊盤SF、焊盤GF、焊盤GL、焊盤DF和焊盤DL；焊盤VDD連接電源正極，焊盤VSS連接電源負極，焊盤VDD和焊盤VSS實現對芯片內部供電。

RST(或RESET)信號為重置信號，SEN信號未掃描使能信號，SI信號為掃描數據輸入信號，AEN信號為待測器件使能信號，CLK信號為時鐘信號，SO信號為掃描數據輸出信號。焊盤VDD和焊盤VSS為供電輸入焊盤。焊盤BF、焊盤SF、焊盤GF、焊盤GL、焊盤DF和焊盤DL為測試信號輸入輸出焊盤。地址寄存器輸出地址信號，經過行尋址電路和列尋址電路譯碼后配合開關電路選擇所要測試的待測器件進行測試，提高了焊盤的利用率，減少焊盤占用面積。

作為優選，所述計數器至少為兩個，所述地址寄存器還連接焊盤SEL。