[發明專利]ADC動態邏輯翻轉電路、字線電壓選擇電路及存儲單元電路

在審

• 申請號: 201611257003.9
• 申請日: 2016-12-30
• 公開（公告）號: CN106657834A
• 公開（公告）日: 2017-05-10
• 發明（設計）人: 趙立新;仲冬冬;喬勁軒
• 申請（專利權）人: 格科微電子（上海）有限公司
• 主分類號: H04N5/3745
• 分類號: H04N5/3745
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及集成電路設計技術領域，尤其涉及ADC動態邏輯翻轉電路、字線電壓選擇電路及存儲單元電路。

背景技術

現在常用的CMOS圖像傳感器大多都是通過列并行的邏輯電路輸出，并存儲于SRAM的存儲器。現有的邏輯電路中，CMOS電路在翻轉過程中通過對節點電容進行充放電來實現邏輯翻轉功能，而且在充放電過程中存在NMOS晶體管和PMOS晶體管同時導通的情況，從而會導致電源端和地端的波動。此外，圖像傳感器感光過程中存在多列邏輯電路同時翻轉的情況，同時將翻轉信號寫入SRAM，多列ADC的CMOS邏輯同時工作也會導致電源和地的波動，從而影響圖像質量。

發明內容

本發明的目的在于提供一種圖像傳感器的ADC動態邏輯翻轉電路，解決現有技術中電源端和地端的波動影響成像質量的問題。

本發明的另一目的在于還提供一種字線電壓選擇電路，將存儲單元的寫操作與讀操作或復位操作的控制信號分開，防止讀操作及復位操作控制電路對用于產生寫操作控制信號的所述ADC動態邏輯翻轉電路產生影響。

本發明的又一目的在于提供一種存儲單元電路，將存儲單元與電源端和地端分開，隔斷多列SRAM在寫入過程中對電源和地的干擾。

為了解決上述技術問題，本發明提供一種ADC動態邏輯翻轉電路，包括：

第一PMOS晶體管，源極連接第一電源端，漏極連接第一節點，柵極連接于第一控制端；

第一NMOS晶體管，源極連接第二電源端，漏極連接第二節點，柵極連接于第三節點；

依次連接的多級翻轉電路，所述多級翻轉電路并聯于所述第一節點與所述第二節點之間，且上一級翻轉電路的輸出端連接至下一級翻轉電路的輸入端；

輸入電路，所述輸入電路用于向第一級翻轉電路提供輸入信號；

第一電容，連接于所述第一節點與所述第二節點之間。

可選的，每一級所述翻轉電路包括：

第二PMOS晶體管，源極連接所述第一節點，漏極連接所述第三節點，柵極連接于所述第一控制端；

第二NMOS晶體管，源極連接所述第二節點，漏極連接所述第三節點，柵極連接所述輸入電路的輸出端或上一級翻轉電路的輸出端；

第三PMOS晶體管，源極連接所述第一節點，漏極連接下一級翻轉電路的輸入端，柵極連接所述第三節點；

第三NMOS晶體管，源極連接所述第二節點，漏極連接下一級翻轉電路的輸入端，柵極連接第二控制端。

可選的，所述輸入電路包括：

第四PMOS晶體管，源極連接第三電源端，漏極連接第四節點，柵極連接所述第一控制端；

第五PMOS晶體管，源極連接所述第四節點，漏極連接所述第一節點，柵極連接所述第三節點；

第四NMOS晶體管，漏極連接所述第四節點，源極連接所述第一級翻轉電路的輸入端，柵極連接輸入信號；

第五NMOS晶體管，漏極連接所述第一級翻轉電路的輸入端，源極連接所述第二電源端，柵極連接所述第二控制端；

第四電容，所述第四電容的一極連接于所述第四節點，另一極連接所述第二節點；

第五電容，所述第五電容的一極連接于所述第一級翻轉電路的輸入端，另一極連接所述第二節點。

可選的，所述第一電源端的電壓為1.2V~1.5V，所述第二電源端連接地端，所述第三電源端的電壓為1.8V~2.8V。

可選的，所述第四電容的電容值小于所述第一電容的電容值，所述的第五電容的電容值小于所述的第四電容的電容值。

可選的，第一級翻轉電路還包括：第六NMOS晶體管，漏極連接所述第三節點，源極連接所述第二節點，柵極連接第三控制端。

相應的，本發明還提供一種字線電壓選擇電路，包括：

字線電壓產生電路采用上述的ADC動態邏輯翻轉電路，一級翻轉電路的輸出端通過第一反相器連接至第一或非門的一輸入端，相鄰的下一級翻轉電路的輸出端連接至第一或非門的另一輸入端，所述第一或非門的輸出端提供字線電壓，字線電壓通過第一選通電路連接至存儲單元的字線控制電壓；

讀操作控制信號和復位操作控制信號分別連接至第二或非門的兩輸入端，所述第二或非門的輸出端通過第二反相器和第二選通電路連接至存儲單元的字線控制電壓。

相應的，本發明還提供一種存儲單元電路，包括：

第七PMOS晶體管，源極連接第四電源端，漏極連接6T存儲單元的電源端，柵極連接第四控制端；