[發明專利]間隔件結構及其制造方法

在審

• 申請號: 201611255915.2
• 申請日: 2016-12-30
• 公開（公告）號: CN106997848A
• 公開（公告）日: 2017-08-01
• 發明（設計）人: 范富杰;鄭光茗;劉思賢
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L29/423
• 代理公司: 北京律盟知識產權代理有限責任公司11287
• 代理人: 路勇

技術領域

本揭露涉及一種間隔件結構以及一種其的成形加工方法。

背景技術

間隔件形成于金屬-氧化物-半導體場效晶體管(metal-oxide-semiconductor field effect transistor，MOSFET)裝置的柵電極旁邊的介電結構。除了保護柵電極，間隔件也用以允許源極/漏極區和/或輕摻雜漏極(lightly doped drain，LDD)的形成。

在MOSFET裝置中，漏電流必須減少以節省功率消耗。MOSFET裝置中的漏電源為柵極誘導的漏極漏電(gate-induced drain leakage，GIDL)，其由在與柵電極重疊的漏極區表面的缺陷輔助能帶間穿隧所造成。GIDL對許多因子敏感，例如柵介電體厚度、漏極區的摻雜物濃度、所施加柵極電壓，以及間隔件寬度。除了GIDL之外，熱載體也對間隔件寬度敏感。隨著集成電路的復雜性與應用增加，對于抑制漏電流以及不同MOSFET裝置間的熱載體有更多的挑戰。

發明內容

在一種示范性方面中，提供了一種用于制造間隔件結構的方法。所述方法包括下列操作。接收襯底。形成第一導電結構以及第二導電結構于所述襯底上方。形成第一圖案化介電層，以覆蓋所述第一導電結構以及暴露出所述第二導電結構。形成第二介電層，以覆蓋所述第一圖案化介電層以及所述第二導電結構的上表面及側壁。去除放置于所述第一導電結構的上表面以及所述第二導電結構的所述上表面上方的所述第二介電層。放置于所述第一導電結構的所述側壁上的所述第一圖案化介電層以及所述第二介電層形成第一間隔件結構，以及放置于所述第二導電結構的所述側壁上的所述第二介電層系形成第二間隔件結構。所述第一間隔件結構在寬度上大于所述第二間隔件結構。

在另一示范性方面中，提供了一種用于制造間隔件結構的方法。所述方法包括下列操作。提供襯底。放置第一柵極結構以及第二柵極結構于所述襯底上方。形成第一介電層，以覆蓋所述第一柵極結構以及所述第二柵極結構。形成屏蔽層，以阻擋在所述第一柵極結構上方的所述第一介電層以及暴露出于所述第二柵極結構上方的所述第一介電層。蝕刻所述屏蔽層所暴露的所述第一介電層，以暴露出所述第二柵極結構。去除所述屏蔽層。形成第二介電層，以覆蓋在所述第一柵極結構上方的所述第一介電層以及所述第二柵極結構。在沒有屏蔽層下，蝕刻在所述第一柵極結構的上表面以及所述第二柵極結構的上表面上方的所述第二介電層。

在又另一方面中，提供了一種間隔件結構。所述間隔件結構包括襯底、第一導電結構、第一間隔件結構、第二導電結構、以及第二間隔件結構。所述第一導電結構放置于所述襯底上方。所述第一間隔件結構放置于所述第一導電結構的側壁上。所述第二導電結構放置于所述襯底上方。所述第二間隔件結構放置于所述第二導電結構的側壁上。所述第一間隔件結構包含比所述第二間隔件結構還多的介電層堆疊在側向方向上，以及所述第一間隔件結構在寬度上大于所述第二間隔件結構。

附圖說明

本揭露的方面將在與隨附圖式一同閱讀下列詳細說明下被最優選地理解。請注意為根據業界標準作法，各種結構未依比例繪制。事實上，為了使討論內容清楚，各種結構的尺寸可刻意放大或縮小。

圖1是根據本揭露的一些實施例繪示用于制造間隔件結構的方法的流程圖。

圖2A、2B、2C、2D、2E以及2F是根據本揭露的一些實施例在制造間隔件結構的各種操作的一者的剖面圖。

圖3是根據本揭露的一些替代實施例制造間隔件結構的剖面圖。

圖4A、4B、4C、4D、4E以及4F是根據本揭露的一些實施例在制造間隔件結構的各種操作的一者的剖面圖。

圖5A、5B、5C、5D以及5E是根據本揭露的一些實施例在制造間隔件結構的各種操作的一者的剖面圖。

具體實施方式

下列揭露提供許多用于實施所提供目標的不同特征的不同實施例、或實例。為了簡化本揭露，在下文描述組件及配置的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成第一特征于第二特征上方或上可包括其中所述第一及第二特征經形成為直接接觸的實施例，以及也可包括其中額外特征可形成在所述第一與第二特征之間而使得所述第一及第二特征不可直接接觸的實施例。此外，本揭露可重復參考編號和/或字母于各種實例中。此重復是為了簡單與清楚的目的且其本身并不決定所討論的各種實施例和/或構形之間的關系。