[發明專利]基于以太網物理層芯片速率連續可變的收發器及傳輸方法

有效

• 申請號: 201611254153.4
• 申請日: 2016-12-30
• 公開（公告）號: CN106788566B
• 公開（公告）日: 2022-08-09
• 發明（設計）人: 楊陽;俞小露;曹桂平;胡鑫;於霞;唐學峰;陳靜
• 申請（專利權）人: 合肥國為電子有限公司
• 主分類號: H04B1/40
• 分類號: H04B1/40;H04L12/02
• 代理公司: 合肥天明專利事務所(普通合伙) 34115
• 代理人: 金凱

1.一種基于以太網物理層芯片速率連續可變的收發器，其特征在于，包括FPGA控制芯片(10)、和第一、第二PHY芯片(21、22)，FPGA(10)分別通過時鐘接口與第一、第二PHY芯片(21、22)的輸入接口連接、通過數據輸入輸出接口RGMII或MII與第一、第二PHY芯片(21、22)連接以及通過數據管理輸入輸出接口MDIO與第一、第二PHY芯片(21、22)連接；

所述收發器應用在地震儀數據采集系統，所述地震儀數據采集系統包括主控站、多級交叉站、采集站和傳感器，傳感器經采集站與當前級交叉站連接，當前級交叉站將一條測線上所有采集站傳輸的數據匯總后傳輸至上級交叉站，最后一級交叉站連接主控站；

兩采集站內均設置有所述收發器，上下級交叉站內均設置有所述收發器，所述收發器中第一、第二PHY芯片(21、22)之間經兩對雙絞線或四對雙絞線連接，兩對雙絞線連接在第一、第二PHY芯片(21、22)的TRD0和TRD1差分管腳，四對雙絞線連接在第一、第二PHY芯片(21、22)的TRD0、TRD1、TRD2和TRD3差分管腳；

所述收發器中的FPGA控制芯片(10)從其時鐘接口直接輸出不同頻率時鐘給所述第一PHY芯片(21)和所述第二PHY芯片(22)，控制數據傳輸速率連續變化，在10Mbps模式下升頻運行而在100Mbps下降頻運行的方式實現覆蓋10Mbps到100Mbps之間所有的頻率點。

2.如權利要求1所述的收發器，其特征在于，所述的FPGA(10)包括調度模塊(11)和第一、第二雙倍數據輸入輸出DDIO(12、13)；

第一雙倍數據輸入輸出DDIO(12)的輸入端通過RGMII或MII接口與第一PHY芯片(21)連接、上/下沿輸出接口并線后與RXFIFO(14)的輸入端連接；

第二雙倍數據輸入輸出DDIO(13)的輸出端通過數據接口RGMII或MII接口與第二PHY芯片(22)連接、上/下沿輸入接口并線后與TXFIFO(15)的輸出端連接；

RXFIFO(14)的輸出端分別通過調度模塊(11)與TXFIFO(15)的輸入端連接。

3.一種基于以太網物理層芯片速率連續可變的傳輸方法，其特征在于，采用如權利要求1或2所述的基于以太網物理層芯片速率連續可變的收發器實現，包括：

S1、第一PHY芯片(21)接收底層的數據，并通過RGMII或MII接口將接收的底層數據發送至FPGA控制芯片(10)；

S2、FPGA控制芯片(10)通過RGMII或MII接口將底層數據發送至第二PHY芯片(22)；

S3、FPGA控制芯片(10)通過時鐘接口輸出不同頻率的時鐘信號至第一、第二PHY芯片(21、22)；

S4、第一、第二PHY芯片(21、22)根據接收到的時鐘信號的頻率，改變與第一、第二PHY芯片(21、22)連接的測線上的數據傳輸速率。

4.如權利要求3所述的傳輸方法，其特征在于，還包括：

FPGA控制芯片(10)根據第一、第二PHY芯片(21、22)的工作頻點，選擇數據輸入輸出接口為RGMII接口或MII接口。

5.如權利要求4所述的傳輸方法，其特征在于，所述的步驟S2包括：

第一雙倍數據輸入輸出DDIO(12)在rxclk的上升沿和下降沿分別讀取出第一PHY芯片(21)上傳的數據，并合二為一寫入到RXFIFO(14)中；

調度模塊(11)將RXFIFO(14)中的數據寫入到TXFIFO(15)中，

第二雙倍數據輸入輸出DDIO(13)在txclk的上升沿和下降沿分別讀取TXFIFO(15)中的數據，并合二為一輸出至第二PHY芯片(22)。