[發明專利]同步多線程處理器的浮點指令處理方法及裝置

有效

• 申請號: 201611250580.5
• 申請日: 2016-12-29
• 公開（公告）號: CN108255519B
• 公開（公告）日: 2020-08-14
• 發明（設計）人: 李亦歐
• 申請（專利權）人: 展訊通信（上海）有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38;G06F7/575
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張振軍;吳敏

1.一種同步多線程處理器的浮點指令處理方法，所述浮點指令包括可變延遲指令和固定延遲指令，所述處理器為雙線程處理器，所述處理器的浮點流水線的兩個流水單元被兩個線程共享，其特征在于，包括：

當在取指階段同時得到可變延遲指令和固定延遲指令時，將所述可變延遲指令單獨發射至后續流水級進行流水處理，其中，所述可變延遲指令來自于第一線程，所述固定延遲指令來自于第二線程；

當所述可變延遲指令經所述后續流水級的流水處理完成后，重新將所述可變延遲指令進行發射，并在重新發射所述可變延遲指令的同一指令發射周期向所述第二線程插入氣泡指令，使得所述第二線程的固定延遲指令與所述第一線程的下一個指令一同在下一個指令發射周期進行發射，其中，重新發射的所述可變延遲指令在所述后續流水級進行流水處理時，并不執行所述可變延遲指令所涉及的浮點運算，而使用單獨發射后進行流水處理得到的運算結果。

2.根據權利要求1所述的同步多線程處理器的浮點指令處理方法，其特征在于，以偽指令的方式重新發射所述可變延遲指令。

3.根據權利要求1所述的同步多線程處理器的浮點指令處理方法，其特征在于，所述后續流水級包括譯碼階段、執行階段、訪存階段和寫回階段。

4.根據權利要求1所述的同步多線程處理器的浮點指令處理方法，其特征在于，所述可變延遲指令包括浮點除指令。

5.根據權利要求1所述的同步多線程處理器的浮點指令處理方法，其特征在于，所述固定延遲指令包括浮點加指令、浮點減指令。

6.一種同步多線程處理器的浮點指令處理裝置，所述浮點指令包括可變延遲指令和固定延遲指令，所述處理器為雙線程處理器，所述處理器的浮點流水線的兩個流水單元被兩個線程共享，其特征在于，包括：

第一控制發射單元，適于當在取指階段同時得到可變延遲指令和固定延遲指令時，將所述可變延遲指令單獨發射至后續流水級進行流水處理，其中，

所述可變延遲指令來自于第一線程，所述固定延遲指令來自于第二線程；

第二控制發射單元，適于當所述可變延遲指令經所述后續流水級的流水處理完成后，重新將所述可變延遲指令進行發射，并在重新發射所述可變延遲指令的同一指令發射周期向所述第二線程插入氣泡指令，使得所述第二線程的固定延遲指令與所述第一線程的下一個指令一同在下一個指令發射周期進行發射，其中，重新發射的所述可變延遲指令在所述后續流水級進行流水處理時，并不執行所述可變延遲指令所涉及的浮點運算,而使用單獨發射后進行流水處理得到的運算結果。

7.根據權利要求6所述的同步多線程處理器的浮點指令處理裝置，其特征在于，以偽指令的方式重新發射所述可變延遲指令。

8.根據權利要求6所述的同步多線程處理器的浮點指令處理裝置，其特征在于，所述后續流水級包括譯碼階段、執行階段、訪存階段和寫回階段。

9.根據權利要求6所述的同步多線程處理器的浮點指令處理裝置，其特征在于，所述可變延遲指令包括浮點除指令。

10.根據權利要求6所述的同步多線程處理器的浮點指令處理裝置，其特征在于，所述固定延遲指令包括浮點加指令、浮點減指令。