[發明專利]一種全數字鎖相環及其鎖相方法

有效

• 申請號: 201611249782.8
• 申請日: 2016-12-29
• 公開（公告）號: CN106656171B
• 公開（公告）日: 2020-01-03
• 發明（設計）人: 陳文捷
• 申請（專利權）人: 建榮半導體(深圳)有限公司;建榮集成電路科技(珠海)有限公司;珠海煌榮集成電路科技有限公司
• 主分類號: H03L7/085
• 分類號: H03L7/085
• 代理公司: 44237 深圳中一專利商標事務所
• 代理人: 赫巧莉

本發明公開了一種全數字鎖相環及其鎖相方法。該方法包括：根據輸入的頻率控制字以及參考時鐘計算第一頻率差；根據濾波系數對第一頻率差進行濾波得到第二頻率差；根據第一頻率差、第二頻率差計算頻率基準值；以及確定比例積分器的使能控制信號；根據使能控制信號對第二頻率差進行比例積分運算，并根據運算結果以及頻率基準值進行加法運算得到數控振蕩器控制字；根據數控振蕩器控制字輸出數控振蕩器控制字對應的第一時鐘；第一時鐘用于全數字鎖相環根據第一時鐘以及頻率控制字重新計算第一頻率差；當重新計算的第一頻率差小于或等于預設閾值時，鎖定第一時鐘。通過上述方式，能夠有效加快鎖相速度以及簡化鎖相計算過程。

技術領域

本發明屬于電子技術領域，尤其涉及一種全數字鎖相環及其鎖相方法。

背景技術

鎖相環是一種能使輸出信號在頻率和相位上與輸入信號同步的電路，即系統進入鎖定狀態后，輸出信號與輸入信號之間相差為零，或者保持為常數。

全數字鎖相環ADPLL(All Digital Phase-Locked Loop)，就是環路部件全部數字化，采用數字鑒相器、數字環路濾波器、數控振蕩器構成鎖相環路，并且系統中的信號全是數字信號。由于某些應用要求全數字鎖相環有一個非常短的鎖定時間，因此需要有效加速全數字鎖相環的鎖定速度。

現有技術中，一種加速全數字鎖相環的鎖定速度的方法是使用大的環路帶寬來加速鎖定，但是這種方法減少的鎖定時間有限；另一種加速全數字鎖相環的鎖定速度的方法是通過公式擬合的方法來直接計算目標頻率所需要的數控振蕩器的控制字，但是計算方法復雜，不合適用在成本和功耗敏感的領域。

綜上所述，現有技術中的加速全數字鎖相環的鎖定速度的方法存在以下缺點：能夠減少的鎖定時間有限，無法適用于對鎖相時間的要求高的場景；目標頻率所需要的數控振蕩器的控制字的計算太復雜。

發明內容

本發明提供一種全數字鎖相環及其鎖相方法，能夠有效加快鎖相速度以及簡化鎖相計算過程。

為解決上述問題，本發明第一方面提供一種全數字鎖相環，所述全數字鎖相環包括：

依次串聯的鑒頻器、數字濾波器、比例積分器、加法器和數控振蕩器，以及分別與所述鑒頻器、所述數字濾波器、所述比例積分器、所述加法器連接的快速鎖定電路，所述數控振蕩器的輸出端還反饋連接所述鑒頻器；

所述鑒頻器用于根據輸入的頻率控制字以及參考時鐘計算第一頻率差，并將所述第一頻率差輸出至所述數字濾波器以及所述快速鎖定電路；

所述數字濾波器用于當接收到所述第一頻率差以及所述快速鎖定電路輸入的濾波系數時，根據所述濾波系數對所述第一頻率差進行濾波，并將濾波后的第二頻率差輸出至所述比例積分器以及所述快速鎖定電路；

所述快速鎖定電路用于當接收到所述第一頻率差以及所述第二頻率差時，根據所述第一頻率差、所述第二頻率差計算頻率基準值，并將所述頻率基準值輸出至所述加法器；以及用于確定所述比例積分器的使能控制信號，將所述使能控制信號輸出至所述比例積分器；其中，當計算得到所述頻率基準值時，所述使能信號標識使能狀態；

所述比例積分器用于當接收到所述使能控制信號時，對所述第二頻率差進行比例積分運算，并將運算結果輸出至所述加法器；

所述加法器用于當接收到所述運算結果以及所述頻率基準值時，根據所述運算結果以及所述頻率基準值進行加法運算得到數控振蕩器控制字，并將所述數控振蕩器控制字輸出至所述數控振蕩器；

所述數控振蕩器用于當接收到所述數控振蕩器控制字時，將所述數控振蕩器控制字對應的第一時鐘反饋輸出至所述鑒頻器；

其中，所述第一時鐘用于所述鑒頻器根據所述第一時鐘以及所述頻率控制字重新計算所述第一頻率差；當重新計算的所述第一頻率差小于或等于預設閾值時，所述全數字鎖相環完成鎖定。