[發明專利]集成電路測試方法

有效

• 申請號: 201611244589.5
• 申請日: 2016-12-29
• 公開（公告）號: CN108254669B
• 公開（公告）日: 2020-12-25
• 發明（設計）人: 許文軒;陳瑩晏;溫承諺;趙家佐;李日農
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 梁麗超;劉冀

本發明公開了一種集成電路測試方法，包含下列步驟：產生N種測試圖樣；依據N種測試圖樣測試M個芯片的每一個，產生N×M個靜態直流電流值，M個芯片的每一個關聯于依據N種測試圖樣產生的N個靜態直流電流值，N種測試圖樣的每一種關聯于依據M個芯片產生的M個靜態直流電流值；依據N種測試圖樣的每一種的M個靜態直流電流值產生參考值，根據產生的N個參考值以及預設排序規則來得到N種測試圖樣的參考順序；依據N種測試圖樣的參考順序來對N×M個靜態直流電流值進行排序，依據排序后的N×M個靜態直流電流值來產生靜態直流電流范圍；基于靜態直流電流范圍與N×M個靜態直流電流值來進行分析以判斷是否有任何不良芯片存在于M個芯片中。

技術領域

本發明是關于測試方法，尤其是關于集成電路的測試方法。

背景技術

集成電路于出廠前須歷經許多測試以確保質量。靜態直流電流測試(IDDQtesting)是一種用于測試集成電路(例如互補金屬氧化物半導體(CMOS)集成電路)的缺陷(defect)是否存在的方法。對一個正常的集成電路而言，在靜態(Quiescent)狀態下，僅會有微小漏電流的產生；但對一個具有缺陷的集成電路而言，其缺陷會使元件(例如CMOS元件)跟電源端(VDD)或是接地端(GND)形成短路(short circuit)，因此在靜態狀態下，電源端到接地端的大直流電流會被測量到，測到大直流電流意味著受測的集成電路具有缺陷。上述靜態狀態是指電路未處于切換(switching)狀態，且電路的輸入被保持固定。

然而，由于集成電路制程的發展導致集成電路的尺寸縮小，靜態直流電流從而縮小到接近一般漏電流的大小，因此傳統的靜態直流電流測試可能無法準確地分辨正常與異常的集成電路，有鑒于此，部分目前技術會進一步利用靜態直流電流的差異值(deltaIDDQ)來觀察在不同的測試圖樣下靜態直流電流的變化趨勢，從而分析缺陷是否存在。上述靜態直流電流的差異值通常是當前測試圖樣下集成電路的靜態直流電流值減去前一測試圖樣下該集成電路的靜態直流電流值。

綜上所述，即便利用靜態直流電流的差異值來進行分析，由于靜態直流電流的差異值是依據前后二個測試圖樣而產生，若前后二個測試圖樣對所量測到的靜態直流電流的大小的影響是隨機的或未經排序的，則由此產生的靜態直流電流的差異值的分布也會是隨機的或未經排序的，利用這樣的靜態直流電流的差異值所得到的分析結果往往不甚準確，其可能導致正常/異常的集成電路被誤認為異常/正常。

發明內容

鑒于先前技術的不足，本發明的目的在于提供一種集成電路測試方法，以提高測試的準確度。

本發明公開了一種集成電路測試方法，其一個實施例包含下列步驟：產生N種測試圖樣，其中該N為大于1的整數；依據該N種測試圖樣測試M個芯片的每一個，從而產生N×M個靜態直流電流值，其中該M個芯片的每一個關聯于依據該N種測試圖樣所產生的N個靜態直流電流值，該N種測試圖樣的每一種關聯于依據該M個芯片所產生的M個靜態直流電流值，該M為正整數；依據該N種測試圖樣的每一種的M個靜態直流電流值產生參考值，再依所產生的N個參考值以及預設排序規則來得到該N種測試圖樣的參考順序；依據該N種測試圖樣的參考順序來對該N×M個靜態直流電流值進行排序，進而依據排序后的該N×M個靜態直流電流值來產生靜態直流電流范圍；以及基于該靜態直流電流范圍與該N×M個靜態直流電流值來進行分析，以判斷是否有任何不良芯片存在于該M個芯片中。

上述集成電路測試方法的另一實施例包含下列步驟：產生N種測試圖樣，其中該N為大于1的整數；依據該N種測試圖樣測試復數個芯片，從而產生該復數個芯片的靜態直流電流差異值分布，其中測試該復數個芯片的步驟包含依據該N種測試圖樣測試第一芯片以產生N個靜態直流電流值，以及包含依據該N個靜態直流電流值產生N'個靜態直流電流差異值，其中該N'等于該N或(N-1)；判斷該靜態直流電流差異值分布是否有明顯的分群現象；以及若判斷該靜態直流電流差異值分布有明顯的分群現象，依據該N'個靜態直流電流差異值產生靜態直流電流范圍，并依據該靜態直流電流范圍來檢查該N'個靜態直流電流差異值，以判斷該第一芯片是否為不良芯片。