[發明專利]一種檢查時序庫和網表庫的標準單元功能一致性的方法

有效

• 申請號: 201611242855.0
• 申請日: 2016-12-29
• 公開（公告）號: CN106650136B
• 公開（公告）日: 2020-06-02
• 發明（設計）人: 周舒哲;嚴晗;陳彬;劉毅
• 申請（專利權）人: 北京華大九天軟件有限公司
• 主分類號: G06F30/39
• 分類號: G06F30/39
• 代理公司: 北京德崇智捷知識產權代理有限公司 11467
• 代理人: 王金雙

一種檢查時序庫和網表庫的標準單元功能一致性的方法，包括步驟：獲取時序庫及網表庫的標準單元的功能文件；獲取時序庫中的功能屬性，得到第一布爾表達式；獲取網表庫中的功能描述，并將所述功能描述轉換為第二布爾表達式；判斷所述第一、第二布爾表達式是否相同，驗證時序庫和網表庫的標準單元功能的一致性。本發明的檢查時序庫和網表庫的標準單元功能一致性的方法，將Verilog中的功能描述轉化為布爾表達式，與Timing Library中的function屬性定義的布爾表達式進行比較；再利用經典的BDD或者SAT求解器判斷兩個布爾表達式是否等價，從而更高效地驗證網表庫和時序庫中標準單元的功能是否一致。

技術領域

本發明涉及集成電路計算機輔助設計領域，尤其涉及一種檢查時序庫和網表庫的標準單元功能一致性的方法。

背景技術

隨著芯片技術的發展，芯片設計越來越復雜，功能驗證在整個設計流程中都非常重要。而傳統的驗證功能的方法是通過仿真，這種方法效率較低。

在不同文件中，標準單元功能的描述形式完全不同。在時序庫（Timing Library）里面的功能屬性是通過布爾表達式給出的，而在網表庫（Verilog）文件中，標準單元的功能可通過門單元的連接關系來描述。而

因而，提出一種新的檢查時序庫和網表庫的標準單元功能一致性的方法，能夠更高效地比較時序庫和網表庫的標準單元功能的一致性，成為亟待解決的問題。

發明內容

為了解決現有技術存在的不足，本發明的目的在于提供一種檢查時序庫（TimingLibrary）和網表庫（Verilog）的標準單元功能一致性的方法，可以更高效地比較網表庫和時序庫的標準單元功能的一致性。

為實現上述目的，本發明提供的檢查時序庫和網表庫的標準單元功能一致性的方法，包括以下步驟：

（1）獲取時序庫及網表庫的標準單元的功能文件；（2）獲取時序庫中的功能屬性，得到第一布爾表達式；（3）獲取網表庫中的功能描述，并將所述功能描述轉換為第二布爾表達式；（4）判斷所述第一、第二布爾表達式是否相同，驗證時序庫和網表庫的標準單元功能的一致性。

所述步驟（3）中進一步包括：在網表庫文件中，通過從端口到線網再到器件進行信號的溯源，得到所述第二布爾表達式。

進一步地，所述網表庫文件包括，通過綜合或者轉化成門級描述的網表庫文件。

進一步包括以下步驟：

（31）所有的網表庫文件中的功能定義，均轉換為由元功能組成的電路結構；（32）將網表庫中的所述電路結構轉換成布爾表達式。

所述步驟（31）中進一步包括：根據元器件對應的真值表，定義所述元功能的信號操作結果。

所述步驟（32）中進一步包括：依據元器件的真值表得到元器件的處理偽代碼。

所述步驟（4）中進一步包括以下步驟：

（41）所述第一、第二布爾表達式的形式相同時，表明時序庫與網表庫的標準單元功能相一致；（42）所述第一、第二布爾表達式的形式不同時，則判斷所述第一、第二布爾表達式是否等價。

步驟（42）所述判斷所述第一、第二布爾表達式是否等價是：通過二叉決策圖判斷所述第一、第二布爾表達式是否等價。

所述步驟（4）中進一步包括：通過可滿足性測試判斷所述第一、第二布爾表達式是否相同。