[發明專利]一種相位插值器電路及其提升線性度的方法

有效

• 申請號: 201611239678.0
• 申請日: 2016-12-28
• 公開（公告）號: CN108259026B
• 公開（公告）日: 2021-08-03
• 發明（設計）人: 易生濤
• 申請（專利權）人: 深圳市中興微電子技術有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135
• 代理公司: 北京品源專利代理有限公司 11332
• 代理人: 孟金喆

本發明公開了一種相位插值器電路及其提升線性度的方法，相位插值器電路包括N個相位插值器單元，N≥2；相位插值器單元包括：差分開關管電路、電流控制電路、偏置電流電路，差分開關管電路包括第一開關管和第二開關管；第一開關管與時鐘信號輸入端、負信號輸出端、電流控制電路相連接；第二開關管與時鐘信號輸入端、正信號輸出端、電流控制電路相連接；電流控制電路與控制信號輸入端、差分開關管電路、偏置電流電路連接；偏置電流電路與參考信號輸入端、電流控制電路、地連接。

技術領域

本發明涉及一種相位插值器電路，尤其涉及一種相位插值器電路及其提升線性度的方法。

背景技術

相位插值器(PI，Phase Interpolator)電路在高速數模混合電路(如鎖相環(PLL，Phase Locked Loop)電路、時鐘數據恢復(CDR，Clock Data Recovery)電路等)中被廣泛應。隨著工作速度的不斷提高，對相位插值器電路的精度要求也不斷提高。普通相位插值器電路輸出時鐘的相位的積分非線性(INL，Integral Nonlinearity)、差分非線性(DNL，Differential Nonlinearity)往往會大于1最低有效位(LSB，Least Significant Bit)，影響相位插值器電路的后級電路的正常工作。如何減小相位插值器電路輸出相位的INL和DNL是亟需解決的問題。

發明內容

為解決上述技術問題，本發明實施例提供了一種相位插值器電路及其提升線性度的方法。

本發明實施例提供的相位插值器電路，包括N個相位插值器單元，N≥2；所述相位插值器單元包括：差分開關管電路、電流控制電路、偏置電流電路，其中，

所述差分開關管電路包括第一開關管和第二開關管；所述第一開關管通過自身的第一端口與時鐘信號輸入端連接，通過自身的第二端口與負信號輸出端相連接，并通過自身的第三端口與所述電流控制電路相連接；所述第二開關管通過自身的第一端口與時鐘信號輸入端連接，通過自身的第二端口與正信號輸出端相連接，并通過自身的第三端口與所述電流控制電路相連接；

所述電流控制電路通過自身的第一端口與控制信號輸入端連接，通過自身的第二端口與所述差分開關管電路連接，并通過自身的第三端口與所述偏置電流電路連接；

所述偏置電流電路通過自身的第一端口與所述參考信號輸入端連接，通過自身的第二端口與所述電流控制電路連接，并通過自身的第三端口與地連接。

本發明實施例中，所述相位插值器單元包括四組差分開關管電路；其中，

第一組差分開關管電路中的第一開關管的第一端口與第一時鐘信號輸入端連接，第二開關管的第一端口與第二時鐘信號輸入端連接；

第二組差分開關管電路中的第一開關管的第一端口與第三時鐘信號輸入端連接，第二開關管的第一端口與第四時鐘信號輸入端連接；

第三組差分開關管電路中的第一開關管的第一端口與第二時鐘信號輸入端連接，第二開關管的第一端口與第一時鐘信號輸入端連接；

第四組差分開關管電路中的第一開關管的第一端口與第四時鐘信號輸入端連接，第二開關管的第一端口與第三時鐘信號輸入端連接。

本發明實施例中，所述相位插值器單元包括四組電流控制電路；其中，

第一組電流控制電路的第一端口與第一控制信號輸入端連接；

第二組電流控制電路的第一端口與第二控制信號輸入端連接；

第三組電流控制電路的第一端口與第三控制信號輸入端連接；

第四組電流控制電路的第一端口與第四控制信號輸入端連接。