[發(fā)明專利]I/O接收機(jī)及其接收電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201611239032.2
• 申請(qǐng)日: 2016-12-28
• 公開(kāi)（公告）號(hào): CN108255753B
• 公開(kāi)（公告）日: 2020-05-19
• 發(fā)明（設(shè)計(jì)）人: 耿彥;陳捷;馬曉媛;朱愷;尚超華
• 申請(qǐng)（專利權(quán)）人: 中芯國(guó)際集成電路制造(上海)有限公司;中芯國(guó)際集成電路制造(北京)有限公司
• 主分類號(hào): G06F13/38
• 分類號(hào): G06F13/38;G06F13/40
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 張鳳偉;吳敏

1.一種I/O接收機(jī)的接收電路，其特征在于，所述接收電路不具備輸入電壓容忍特性，包括：保護(hù)電路、邏輯調(diào)整電路及執(zhí)行電路，其中：

所述保護(hù)電路，與所述接收電路的偏置電壓輸入端及IO電源電壓輸入端耦接，適于在所述接收電路的輸入端口的輸入信號(hào)的電壓為容忍電壓，且內(nèi)核控制信號(hào)為使能控制信號(hào)或禁用控制信號(hào)時(shí)，輸出屏蔽控制信號(hào)；以及在所述輸入端口的輸入信號(hào)的電壓為非容忍電壓時(shí)，若所述內(nèi)核控制信號(hào)為使能控制信號(hào)，則輸出路徑使能信號(hào)，若所述內(nèi)核控制信號(hào)禁用控制信號(hào)，則輸出路徑禁用信號(hào)；

所述邏輯調(diào)整電路，與所述保護(hù)電路的輸出端耦接，適于在所述保護(hù)電路輸出所述屏蔽控制信號(hào)或所述路徑禁用信號(hào)時(shí)，輸出第一執(zhí)行信號(hào)，在所述保護(hù)電路輸出所述路徑使能信號(hào)時(shí)，輸出第二執(zhí)行信號(hào)；

所述執(zhí)行電路，與所述邏輯調(diào)整電路的輸出端、所述輸入端口及所述接收電路的輸出端耦接，適于基于所述第一執(zhí)行信號(hào)，斷開(kāi)所述輸入端口與所述接收電路的輸出端之間的信號(hào)傳輸通路，以及基于所述第二執(zhí)行信號(hào)，閉合所述輸入端口與所述接收電路的輸出端之間的信號(hào)傳輸通路；

其中，所述使能控制信號(hào)為邏輯高電平信號(hào)，所述禁用控制信號(hào)為邏輯低電平信號(hào)；所述偏置電壓輸入端的偏置電壓值為所述接收電路的IO電源電壓及輸入端口的輸入信號(hào)的電壓中的較大電壓值。

2.如權(quán)利要求1所述的I/O接收機(jī)的接收電路，其特征在于，所述保護(hù)電路包括：

電平位移子電路，與所述接收電路的內(nèi)核控制信號(hào)輸入端耦接，適于將所述內(nèi)核控制信號(hào)輸入端輸入的內(nèi)核控制信號(hào)進(jìn)行電平位移，產(chǎn)生與所述內(nèi)核控制信號(hào)邏輯一致的I/O控制信號(hào)；

上拉子電路，與所述電平位移子電路的輸出端、邏輯調(diào)整電路的輸入端及偏置電壓輸入端耦接，適于在所述輸入端口的輸入信號(hào)的電壓為非容忍電壓且所述內(nèi)核控制信號(hào)為禁用控制信號(hào)時(shí)，輸出邏輯高電平信號(hào)作為所述路徑禁用信號(hào)；

保護(hù)子電路，與所述電平位移子電路的輸出端、內(nèi)核控制信號(hào)輸入端、IO電源電壓輸入端及邏輯調(diào)整電路的輸入端耦接，適于在所述輸入端口的輸入信號(hào)的電壓為容忍電壓且所述內(nèi)核控制信號(hào)為使能控制信號(hào)或禁用控制信號(hào)時(shí)，輸出邏輯高電平信號(hào)作為所述屏蔽控制信號(hào)，以及在所述輸入端口的輸入信號(hào)的電壓為非容忍電壓且所述內(nèi)核控制信號(hào)為使能控制信號(hào)時(shí)，輸出邏輯低電平信號(hào)作為所述路徑使能信號(hào)。

3.如權(quán)利要求2所述的I/O接收機(jī)的接收電路，其特征在于，所述保護(hù)子電路包括：串聯(lián)連接的第一PMOS管、第一NMOS管以及第二NMOS管，其中：

所述第一PMOS管，源極及襯底與所述偏置電壓輸入端耦接，柵極與所述IO電源電壓輸入端耦接，漏極與所述第一NMOS管的漏極及所述邏輯調(diào)整電路的輸入端耦接；

所述第一NMOS管，柵極與所述第二NMOS管的柵極及內(nèi)核控制信號(hào)輸入端耦接，襯底與所述第二NMOS管的源極及襯底耦接于地，源極與所述第二NMOS管的漏極耦接。

4.如權(quán)利要求3所述的I/O接收機(jī)的接收電路，其特征在于，所述保護(hù)子電路還包括：耦接與所述第一PMOS管的柵極及所述IO電源電壓輸入端之間的第一電阻。

5.如權(quán)利要求2所述的I/O接收機(jī)的接收電路，其特征在于，所述上拉子電路包括：第二PMOS管，襯底及源極與所述偏置電壓輸入端耦接，柵極與所述電平位移子電路的輸出端耦接，漏極與所述邏輯調(diào)整電路的輸入端耦接。

6.如權(quán)利要求2所述的I/O接收機(jī)的接收電路，其特征在于，所述邏輯調(diào)整電路包括：第一級(jí)反相器，與非門(mén)及第二級(jí)反相器，其中：

所述第一級(jí)反相器，與所述保護(hù)電路的輸出端耦接，適于生成與所述保護(hù)電路的輸出信號(hào)邏輯相反的信號(hào)并輸入至所述與非門(mén)；

所述與非門(mén)，與所述第一級(jí)反相器的輸出端及所述電平位移子電路的輸出端耦接，適于對(duì)所述第一級(jí)反相器的輸出信號(hào)及所述內(nèi)核控制信號(hào)執(zhí)行與非操作；

所述第二級(jí)反相器，與所述與非門(mén)的輸出端及所述執(zhí)行電路的輸入端耦接，適于生成與所述與非門(mén)的輸出信號(hào)邏輯相反的第一執(zhí)行信號(hào)或第二執(zhí)行信號(hào)并輸出至所述執(zhí)行電路。