[發(fā)明專利]一種無結(jié)半導體溝道柵陣列存儲器結(jié)構(gòu)及其制備方法

在審

• 申請?zhí)枺?/td>: 201611236881.2
• 申請日: 2016-12-28
• 公開（公告）號: CN108257968A
• 公開（公告）日: 2018-07-06
• 發(fā)明（設(shè)計）人: 肖德元
• 申請（專利權(quán)）人: 上海新昇半導體科技有限公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L29/792
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 余明偉

本發(fā)明提供一種無結(jié)半導體溝道柵陣列存儲器結(jié)構(gòu)及其制備方法，該結(jié)構(gòu)包括：半導體襯底；位于所述半導體襯底之上的絕緣層；位于所述絕緣層上的碳納米管柵陣列；位于所述碳納米管柵陣列之上的柵電荷俘獲結(jié)構(gòu)；位于所述柵電荷俘獲結(jié)構(gòu)之上采用二維半導體材料的半導體溝道；以及分別位于所述碳納米管柵陣列兩端，并分別與所述半導體溝道連接的源接觸電極和漏接觸電極。本發(fā)明的存儲器結(jié)構(gòu)以二維半導體材料溝道代替?zhèn)鹘y(tǒng)的硅摻雜溝道，并采用了金屬碳納米管柵陣列，改善了柵極電荷俘獲性能，簡化了器件結(jié)構(gòu)，可進一步提高存儲陣列密度。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別是涉及一種無結(jié)半導體溝道柵陣列存儲器結(jié)構(gòu)及其制備方法。

背景技術(shù)

對于不同架構(gòu)的NAND存儲器來說，按照存儲層的材料可以劃分為三維浮柵存儲器和三維電荷俘獲存儲器。對于前者三維浮柵存儲器由于采用多晶硅浮柵作為存儲層，存儲單元面積更大，在實現(xiàn)更多層存儲單元層疊時工藝難度較大，因此主要是通過把外圍電路置于存儲陣列下面來實現(xiàn)面積的縮減。對于后者三維電荷俘獲存儲器，又可以劃分為垂直柵型和垂直溝道型?；诖怪睎沤Y(jié)構(gòu)的三維電荷俘獲閃存結(jié)構(gòu)，工藝上要難于垂直溝道型，一直未見其宣告量產(chǎn)。垂直溝道型三維電荷俘獲存儲器是最早實現(xiàn)大規(guī)模量產(chǎn)的閃存產(chǎn)品，2013年8月，三星電子推出了第一代24層的三維垂直溝道型電荷俘獲三維存儲器，2014年7月推出了第二代32層128Gb產(chǎn)品，2015年推出了48層256Gb的產(chǎn)品。

三星電子推出的垂直溝道型三維電荷俘獲閃存以垂直的多晶硅圓柱體作為溝道，多層柵極環(huán)繞在該多晶硅圓柱體周圍，每層柵極作為一層字線，這樣字線就成了水平層，位線連接在垂直的多晶硅圓柱體的頂部。公共源極線通過在襯底制作重摻雜區(qū)域再逐個引出。柵極采用電荷俘獲的方式存儲，在多晶硅溝道和柵極金屬之間設(shè)有隧穿層、電荷俘獲層和阻擋層。具體的器件結(jié)構(gòu)描述可參考專利公開號為CN104425511A的專利文獻。

這種垂直溝道型三維電荷俘獲閃存的關(guān)鍵技術(shù)是超深孔刻蝕和高質(zhì)量薄膜工藝。32層的超深孔深寬比接近30:1，上下孔的直徑差異要求小于10-20nm。柵介質(zhì)多層薄膜不僅要求頂層和底層的厚度基本一致，對組份均勻性也提出了很高的要求。溝道材料一般為多晶硅薄膜，要求具有很好的結(jié)晶度和較大的晶粒，同時還需要與柵介質(zhì)之間有低缺陷密度的界面。作為一種電荷俘獲存儲器，存儲單元之間幾乎沒有耦合效應。編程和擦除操作分別使用了電子和空穴的FN隧穿。為了提高擦除速度，隧穿層通常會使用基于氧化硅和氮氧化硅材料的疊層結(jié)構(gòu)。存儲層則一般是氮化硅為主的高陷阱密度材料。為了降低柵反向注入，阻擋層則會使用氧化硅或氧化鋁等材料。

然而，現(xiàn)有的垂直溝道型三維電荷俘獲存儲器，器件溝道材料采用多晶硅薄膜，要求具有很好的結(jié)晶度和較大的晶粒，同時又要求多晶硅薄膜溝道的厚度要盡量薄，工藝很難兼顧，影響產(chǎn)品良率。

發(fā)明內(nèi)容

鑒于以上所述現(xiàn)有技術(shù)，本發(fā)明的目的在于提供一種無結(jié)半導體溝道柵陣列存儲器結(jié)構(gòu)及其制備方法，用于解決現(xiàn)有技術(shù)中的種種問題。

為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種無結(jié)半導體溝道柵陣列存儲器結(jié)構(gòu)，包括：

半導體襯底；

絕緣層，位于所述半導體襯底之上；

碳納米管柵陣列，位于所述絕緣層上，包括陣列排布的多個作為柵電極的碳納米管；

柵電荷俘獲結(jié)構(gòu)，位于所述碳納米管柵陣列之上，由下至上依次包括阻擋層、電荷俘獲層和隧道層，其中所述阻擋層覆蓋每個碳納米管的表面；

半導體溝道，位于所述柵電荷俘獲結(jié)構(gòu)之上，采用二維半導體材料；

源接觸電極和漏接觸電極，分別位于所述碳納米管柵陣列兩端，并分別與所述半導體溝道連接。

可選地，所述無結(jié)半導體溝道柵陣列存儲器結(jié)構(gòu)還包括分別引出所述多個碳納米管的多個柵接觸電極。